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DE102004021927A1 - Verfahren zur inneren elektrischen Isolation eines Substrats für ein Leistungshalbleitermodul - Google Patents

Verfahren zur inneren elektrischen Isolation eines Substrats für ein Leistungshalbleitermodul Download PDF

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DE102004021927A1
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insulating
semiconductor module
compound
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Karlheinz Augustin
Christian Göbl
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Semikron Elektronik GmbH and Co KG
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Semikron GmbH and Co KG
Semikron Elektronik GmbH and Co KG
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Abstract

Die Erfindung beschreibt ein Verfahren zur inneren elektrischen Isolation eines Substrats eines Leistungshalbleitermoduls mit einem rahmenartigen isolierenden Gehäuse mit Deckel und mit einem isolierenden Substrat. Das Substrat weist Leiterbahnen und hierauf angeordnete Leistungshalbleiterbauelemente auf. Die Leistungshalbleiterbauelemente sind mit Anschlusselementen, weiteren Leiterbahnen oder Leistungshalbleiterbauelementen (30) mittels Bondverbindungen verbunden. Das Verfahren ist gekennzeichnet durch die Schritte:
a) Ausbilden des Substrats; b) Überziehen des Substrats mit einer zähflüssigen dielektrischen Isolationsmasse in einem Gießverfahren oder Tauchverfahren; c) Einleiten der Vernetzung der Isolationsmasse; d) in hängender Position des Substrats Abtropfen von überschüssiger Isolationsmasse und sicherem Umhüllen der Bondverbindungen mit Isolationsmasse; e) Anordnen des Substrats in dem Gehäuse des Leistungshalbleitermoduls.

Description

  • Die Erfindung beschreibt ein Verfahren zur inneren elektrischen Isolation eines Substrats für ein Leistungshalbleitermodul. Derartige Leistungshalbleitermodule bestehen aus einem rahmenartigen isolierenden Kunststoffgehäuse mit Deckel und einem isolierenden Substrat. Auf dem Substrat ist mindestens eine Leiterbahn und hierauf mindestens ein Leistungshalbleiterbauelement angeordnet. Dieses Leistungshalbleiterbauelement ist mit Anschlusselementen, weiteren Leiterbahnen und/oder weiteren Leistungshalbleiterbauelementen schaltungsgerecht verbunden. Den Stand der Technik derartiger modulinterner Verbindungen bilden Bondverbindungen.
  • Den Stand der Technik der inneren Isolation derartiger Leistungshalbleitermodule bildet eine dielektrische Isolationsmasse, die als sog. Hartverguss oder als sog. Weichverguss oder als Kombination aus beiden ausgebildet ist. Hartverguss wird auf Grund seiner chemischen Zusammensetzung und der damit verbundenen gesundheitlichen Gefährdung zunehmend weniger eingesetzt. Als Weichverguss haben sich verschieden ausgebildete Silikonkautschukvarianten als Stand der Technik durchgesetzt.
  • Häufig werden zweikomponentige Silikonkautschvarianten verwendet, die erst kurz vor der Verfüllung des Leistungshalbleitermoduls in einer geeigneten Vorrichtung gemischt werden. Die Verfüllung von Leistungshalbleitermodulen und damit deren innere Isolation wird bis zu einer Füllhöhe durchgeführt, die ein sicheres Bedecken aller relevanten zu isolierenden Komponenten sicherstellt.
  • Nachteilig an der genannten inneren Isolation von Leistungshalbleitermodulen nach dem Stand der Technik ist, dass der hohe Anteil der Vergussmasse, der nicht zur Isolation notwendig ist, sondern ausschließlich auf Grund einer homogenen Verfüllung im Inneren des Leistungshalbleitermoduls angeordnet ist.
    •
  • Der vorliegenden Erfindung liegt die Aufgabe zu Grunde ein Verfahren zur inneren elektrischen Isolation eines Substrats für ein Leistungshalbleitermodul vorzustellen, das bei gleich bleibenden elektrischen Eigenschaften die Menge der eingesetzten Isolationsmasse zumindest halbiert.
  • Diese Aufgabe wird gelöst durch eine Anordnung nach dem Anspruch 1, spezielle Ausgestaltungen finden sich in den Unteransprüchen. Der Grundgedanke der Erfindung geht aus von einem Leistungshalbleitermodul zur direkten Montage auf einem Kühlkörper, wobei das Leistungshalbleitermodul ein rahmenartiges isolierendes Kunststoffgehäuse aufweist. Dieses Kunststoffgehäuse weist weiterhin einen vorzugsweise einstückig mit dem Gehäuse verbundenen Deckel auf. Die zweite Deckfläche wird gebildet durch ein Substrat, das aus einer Isolationsschicht und mindestens einer hierauf angeordneten metallischen Schicht besteht, die dem Leistungshalbleitermodulinneren zugewandt ist. Diese metallische Schicht kann in sich strukturiert sein und bildet die mindestens eine Leiterbahn des Leistungshalbleitermoduls. Auf dieser Leiterbahn ist mindestens ein Leistungshalbleiterbauelement angeordnet und mit mindestens einem nach außen führenden Anschlusselement, einer weiteren Leiterbahn und/oder einem weiteren Leistungshalbleiterbauelement schaltungsgerecht verbunden.
  • Die erste Ausgestaltung des erfindungsgemäßen Verfahrens weist folgende wesentliche Schritte auf:
    • • Ausbilden des Substrats. Hierzu wird das mindestens eine Leistungshalbleiterbauelement auf einer Leiterbahn vorzugsweise löttechnisch angeordnet. Anschließend werden die schaltungsgerechten Verbindungen zwischen dem Leistungshalbleiterbauelement, den Anschlusselementen, weiteren Leiterbahnen und/oder weiteren Leistungshalbleiterbauelementen hergestellt. Derartige Verbindungen werden vorzugsweise mittels Draht- oder Bandbondverbindungen hergestellt.
    • • Überziehen des Substrats mit einer zähflüssigen dielektrischen Isolationsmasse. Hierzu haben sich Gießverfahren als vorteilhafter wiesen, da hierbei die Isolationsmasse auch beispielsweise durch Bonddrähte überdeckte Bereiche sicher verfüllt. Das Gießverfahren kann zu dessen Beschleunigung druckunterstützt sein.
    • • Einleiten der Vernetzung der Isolationsmasse. Vorteilhafterweise finden in dem erfindungsgemäßen Verfahren Isolationsmassen Verwendung, deren Vernetzung mittels Einwirkung von ultraviolettem Licht oder von Temperatur eingeleitet wird. Eine vollständige Vernetzung der Isolationsmasse ist zu diesem Zeitpunkt des Verfahrens zu vermeiden.
    • • Drehen des Substrats um seine Längsachse (x-Achse). Hierdurch kann die überschüssige Isolationsmasse abtropfen und vorhandene Bondverbindungen sicher mit Isolationsmasse umhüllen. Im Verlauf dieses Abtropf- und Umhüllungsvorgangs vernetzt die Isolationsmasse weiter. Eine vollständige Vernetzung ist während dieses Verfahrensschritts möglich, bevorzugt ist allerdings, dass auch während dieses Verfahrensschritts die Vernetzung noch nicht vollständig ist.
    • • Anordnen des Substrats in dem Gehäuse des Leistungshalbleitermoduls. Bei einer noch nicht vollständig vernetzten Isolationsmasse wirkt diese hierbei vorteilhafterweise noch als adhäsiver Stoff, der eine Klebeverbindung zwischen dem Gehäuse und dem Substrat herstellt.
  • Besonders vorteilhaft ist das Gießverfahren, wenn es druckunterstützt ist und/oder wenn ein Drallstrahlgießverfahren nach dem Stand der Technik angewandt wird, da hierbei die Isolationsmasse schnell und gleichmäßig auf dem Substrat verteilt wird.
  • Die zweite Ausgestaltung des erfindungsgemäßen Verfahrens weist folgende wesentliche Schritte auf:
    • • Ausbilden des Substrats gemäß erster Ausgestaltung.
    • • Eintauchen des Substrats mit der mit dem mindestens einen Leistungshalbleiterbauelement bestückten Seite in die dielektrischen Isolationsmasse. Hierbei dringt die Isolationsmasse in alle Zwischenräume, wie sie beispielhaft unterhalb der Bondverbindungen vorhandener sind, ein. Während des Herausziehens und einer optionalen zusätzlichen Wartezeit kann die überschüssige Isolationsmasse abtropfen und umhüllt hierbei insbesondere auch die vorhandenen Bondverbindungen mit Isolationsmasse.
    • • Einleiten der Vernetzung der Isolationsmasse gemäß erster Ausgestaltung. Gegenüber dem vorhergehenden Verfahrensschritt wird die Lage des Substrats mit der bestückten Seite nach unten beibehalten. Somit wird sichergestellt, das eine ausreichende Umhüllung der Bondverbindungen erreicht wird. Es ist in diesem Verfahrensschritt analog zur ersten Ausgestaltung bevorzugt, dass die Vernetzung noch nicht vollständig ist.
    • • Abtropfen von überschüssiger Isolationsmasse und sichere Umhüllung vorhandener Bondverbindungen mit Isolationsmasse analog erster Ausgestaltung.
    • • Anordnen des Substrats in dem Gehäuse des Leistungshalbleitermoduls gemäß erster Ausgestaltung.
  • Vorteilhaft an beiden Ausgestaltungen des erfindungsgemäßen Verfahrens ist, dass alle zu isolierenden Teile des Leistungshalbleitermoduls, besonders auch die Bondverbindungen, ausreichend mit der dielektrischen Isolationsmasse benetzt und umhüllt sind.
  • Weiterhin vorteilhaft ist bei beiden Ausgestaltungen des erfindungsgemäßen Verfahrens, wenn das Substrat während des Abtropfens zeitweise um seine Hochachse (z-Richtung) in Ration versetzt wird um somit das Abtropfen zu beschleunigen.
  • Ebenso vorteilhaft ist es, wenn während des Abtropfverfahrensschritts das Substrat mit Vakuum beaufschlagt wird, da hierdurch eventuell vorhandene Gaseinschlüsse in der Isolationsmasse wirksam entfernt werden.
    •
  • Die Erfindung wird weiterhin in Verbindung mit den 1 und 2 näher erläutert.
  • 1 zeigt einen Schnitt durch ein Leistungshalbleitermodul nach dem Stand der Technik.
  • 2 zeigt ein Leistungshalbleitermodul mit erfindungsgemäß ausgebildeter innerer Isolation.
  • 1 zeigt einen Schnitt durch ein Leistungshalbleitermodul nach dem Stand der Technik. Dargestellt ist ein Kühlkörper (10), ein hierauf angeordnetes Substrat (20) des Leistungshalbleitermodul sowie dieses umrahmend und überdeckend ein Gehäuse (60)
  • Das Substrat (20) besteht aus einem Isolierstoffkörper (24), vorzugsweise einer Industriekeramik wie Aluminiumoxid oder Aluminiumnitrit, sowie auf beiden Seiten dieses Isolierstoffkörpers metallischen Schichten (22, 26). Die metallischen Schichten sind hierbei mittels des bekannten DCB- Verfahrens auf dem Isolierstoffkörper (24) aufgebracht. Vorzugsweise ist die dem Inneren des Gehäuses (60) zugewandete metallische Schicht (26) in sich strukturiert und bildet somit von einander isolierte Leiterbahnen. Diese Leiterbahnen tragen Leistungshalbleiterbauelemente (30), wie Dioden, Thyristoren, IGBTs und/oder MOS-FETs und Sensorbauelemente (50), die hierauf mittels Lötverbindungen angeordnet sind. Weitere schaltungsgerechte Verbindungen der Leistungshalbleiterbauelemente (30) mit weiteren Leiterbahnen (26) erfolgen mittels Drahtbondverbindungen (32).
  • Die Verbindungselemente zur elektrischen Verbindung der Leiterbahnen (26) des Substrats (20) mit den externen Zuleitungen wird von Kontaktfedern (70) gebildet.
  • Die innere Isolierung des Leistungshalbleitermoduls wird gebildet durch einen Silikonkautschuk (70), der das Innere des Leistungshalbleitermodul bis auf circa halbe Höhe ausfüllt. Die dem Substrat (20) abgewandte Oberfläche (72) des Silikonkautschuks bildet daher eine ebene Fläche.
  • 2 zeigt ein Leistungshalbleitermodul mit erfindungsgemäß ausgebildeter innerer Isolation. Der Kühlkörper (10) und das Substrat (20) mit den Leistungshalbleiterbauelementen (30) sowie deren schaltungsgerechte Verbindungen sind ebenso wie in 1 ausgebildet.
  • Die Isolationsmasse (70) ist hier gemäß einer der beiden Ausgestaltungen des erfindungsgemäßen Verfahrens auf das Substrat (20) aufgebracht worden. Die Isolationsmasse (70) wurde bis an den Rand des Substrats (20) aufgebracht und war vor der Anordnung des Substrats (20) zu dem Gehäuse (60) noch nicht vollständig vernetzt. Das Gehäuse (60) ist hier derart ausgestaltet, dass bei dieser Anordnung zueinander über einen Teil der Gehäusebreite eine Ausnehmung (62) verbleibt. Die in dieser Ausnehmung (62) angeordnete Isolationsmasse (70) wirkt hier nach ihrer vollständigen Aushärtung als Klebeverbindung zwischen dem Gehäuse (60) und dem Substrat (20).
  • Die durch das erfindungsgemäße Verfahren aufgebrachte Isolationsmasse (70) weist eine Oberfläche (74) auf, die der Kontur des Substrats (20) mit den hierauf angeordneten Leistungshalbleiterbauelementen (30) und den Bondverbindungen (32) folgt. Auf Grund des erfindungsgemäßen Verfahrens und einer hierauf abgestimmten Viskosität der Isolationsmasse (70) zwischen 400 und 1400 mPa·s werden alle Oberflächen des Substrats (20), alle Leistungshalbleiterbauelemente (30) sowie vor allem alle Bondverbindungen (32) zu deren elektrischer Isolation ausreichend bedeckt.
  • Weiterhin weist die Isolationsmasse (70) folgende Parameter auf: einen spezifischen Durchgangswiderstand von mehr als 1015 Ohm und eine Dielektrizitätskonstante zwischen 2,5 und 3.
  • Es ist offensichtlich, dass durch das erfindungsgemäße Verfahren der Ausbildung einer inneren Isolation des Substrats eines Leistungshalbleitermoduls die Menge der verwendeten Isolationsmasse (70) mehr als halbiert werden konnte, ohne die elektrischen Eigenschaften zu verändern.

Claims (8)

  1. Verfahren zur inneren elektrischen Isolation eines Substrats (20) für ein Leistungshalbleitermodul mit einem rahmenartigen isolierenden Gehäuse (60) mit Deckel und mit einem isolierenden Substrat (20) mit mindestens einer Leiterbahn (26) und mindestens einem hierauf angeordneten Leistungshalbleiterbauelementen (30), welches mit Anschlusselementen (80), weiteren Leiterbahnen (26) und/oder Leistungshalbleiterbauelementen (30) schaltungsgerecht vorzugsweise mittels Bondverbindungen (32) verbunden ist, gekennzeichnet durch folgende wesentliche Schritte: • Ausbilden des Substrats (20) mit dem mindestens einen Leistungshalbleiterbauelement (30) und den schaltungsgerechten Verbindungen (32); • Überziehen des Substrats (20) mit einer zähflüssigen dielektrischen Isolationsmasse (70) in einem Gießverfahren; • Einleiten der Vernetzung der Isolationsmasse (70); • Drehen des Substrats (20) um eine Längsachse (x-Achse), damit die Isolationsmasse (70) die vorhandenen Bondverbindungen (32) sicher umhüllt und damit überschüssige Isolationsmasse (70) abtropfen kann; • Anordnen des Substrats (20) in dem Gehäuse (60) des Leistungshalbleitermoduls.
  2. Verfahren zur inneren elektrischen Isolation eines Substrats (20) für ein Leistungshalbleitermodul mit einem rahmenartigen isolierenden Gehäuse (60) mit Deckel und mit einem isolierenden Substrat (20) mit mindestens einer Leiterbahn (26) und mindestens einem hierauf angeordneten Leistungshalbleiterbauelementen (30) welches mit Anschlusselementen (80), weiteren Leiterbahnen (26) und/oder Leistungshalbleiterbauelementen (30) schaltungsgerecht vorzugsweise mittels Bondverbindungen (32) verbunden ist, gekennzeichnet durch folgende wesentliche Schritte: • Ausbilden des Substrats (20) mit dem mindestens einen Leistungshalbleiterbauelement (30) und den schaltungsgerechten Verbindungen (32); • Eintauchen des Substrats (20) mit der mit dem mindestens einen Leistungshalbleiterbauelement (30) bestückten Seite in eine zähflüssige dielektrische Isolationsmasse (70); • Einleiten der Vernetzung der Isolationsmasse (70); • Sicheres Umhüllung vorhandener Bondverbindungen (32) mit Isolationsmasse (70) und Abtropfen von überschüssiger Isolationsmasse (70); • Anordnen des Substrats (20) in dem Gehäuse (60) des Leistungshalbleitermoduls.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Substrat (20) während des Abtropfens zeitweise um seine Hochachse (z-Richtung) in Ration versetzt wird um somit das Abtropfen zu beschleunigen.
  4. Verfahren nach Anspruch 1 oder 2, wobei das Vernetzen der geeigneten Isolationsmasse (70) durch Einwirkung von ultraviolettem Licht eingeleitet wird.
  5. Verfahren nach Anspruch 1 oder 2, wobei das Vernetzen der geeigneten Isolationsmasse (70) durch Einwirkung von Wärme eingeleitet wird.
  6. Verfahren nach Anspruch 1 oder 2, wobei die jeweiligen Abtropfschritte unter Vakuumbeaufschlagung durchgeführt werden.
  7. Verfahren nach Anspruch 1 oder 2, wobei die Isolationsmasse (70) einen spezifischen Durchgangswiderstand von mehr als 1015 Ohm, eine Viskosität zwischen 400 und 1400 mPa·s und eine Dielektrizitätskonstante zwischen 2,5 und 3 aufweist.
  8. Verfahren nach Anspruch 1, wobei das Überziehen des Substrats (20) mit der dielektrischen Isolationsmasse (70) in einem druckunterstütztem Drallstrahlgießverfahren durchgeführt wird,
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JP2005126525A JP4783583B2 (ja) 2004-05-04 2005-04-25 パワー半導体モジュール用の基板を内部電気絶縁するための方法
ES05009075T ES2308330T3 (es) 2004-05-04 2005-04-26 Procedimiento para el aislamiento electrico de un sustrato para un modulo de potencia.
EP05009075A EP1594165B1 (de) 2004-05-04 2005-04-26 Verfahren zur elektrischen Isolation eines Substrats für ein Leistungsmodul
DK05009075T DK1594165T3 (da) 2004-05-04 2005-04-26 Fremgangsmåde til elektrisk isolering af et underlag til et effektmodul
PL05009075T PL1594165T3 (pl) 2004-05-04 2005-04-26 Sposób wykonania izolacji elektrycznej podłoża dla modułu mocy
AT05009075T ATE398336T1 (de) 2004-05-04 2005-04-26 Verfahren zur elektrischen isolation eines substrats für ein leistungsmodul
DE502005004373T DE502005004373D1 (de) 2004-05-04 2005-04-26 Verfahren zur elektrischen Isolation eines Substrats für ein Leistungsmodul
US11/122,175 US7723244B2 (en) 2004-05-04 2005-05-04 Method for internal electrical insulation of a substrate for a power semiconductor module

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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005059360A1 (de) * 2005-12-13 2007-06-14 Semikron Elektronik Gmbh & Co. Kg Vorrichtung und Verfahren zum Verguss von Schaltungsanordnungen
EP1843393A2 (de) * 2006-02-13 2007-10-10 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul in Druckkontaktausführung
DE102007024159B3 (de) * 2007-05-24 2008-11-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
US7592698B2 (en) 2006-02-13 2009-09-22 Semikron Elektronik Gmbh & Co. Kg Power semiconductor modules having a cooling component and method for producing them
EP2107604A2 (de) 2008-04-05 2009-10-07 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul mit hermetisch dichter Schaltungsanordnung und Herstellungsverfahren hierzu
EP2219216A2 (de) 2009-02-16 2010-08-18 SEMIKRON Elektronik GmbH & Co. KG Halbleitermodul
EP2219217A2 (de) 2009-02-16 2010-08-18 SEMIKRON Elektronik GmbH & Co. KG Halbleitermodul
CN102651347A (zh) * 2011-02-22 2012-08-29 赛米控电子股份有限公司 电路系统
US9129934B2 (en) 2009-11-19 2015-09-08 Infineon Technologies Ag Power semiconductor module and method for operating a power semiconductor module
US9196562B2 (en) 2006-10-20 2015-11-24 Infineon Technologies Ag Semiconductor arrangement, semiconductor module, and method for connecting a semiconductor chip to a ceramic substrate
DE102020131493A1 (de) 2020-11-27 2022-06-02 Semikron Elektronik Gmbh & Co. Kg Verkettete Anlage und Verfahren zur inneren elektrischen Isolation einer leistungselektronischen Schalteinrichtung

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2905379B1 (fr) * 2006-09-04 2008-11-07 Bertin Technologies Soc Par Ac Dispositif de collecte et de separation de particules et de microorganismes presents dans l'air ambiant
DE102006058692A1 (de) * 2006-12-13 2008-06-26 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit Kontaktfedern
US8511851B2 (en) * 2009-12-21 2013-08-20 Cree, Inc. High CRI adjustable color temperature lighting devices
JP5762902B2 (ja) 2011-09-16 2015-08-12 日本発條株式会社 接触端子
JP6825306B2 (ja) * 2016-11-02 2021-02-03 富士電機株式会社 半導体装置
DE102018133456A1 (de) * 2018-12-21 2020-06-25 Rogers Germany Gmbh Verfahren zum Verkapseln mindestens eines Trägersubstrats, Elektronikmodul und Werkzeug zum Verkapseln eines Trägersubstrats

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61258436A (ja) * 1985-05-13 1986-11-15 Nec Corp 半導体装置の製造方法
US4709301A (en) * 1985-09-05 1987-11-24 Nec Corporation Package
JPH03177376A (ja) * 1989-12-04 1991-08-01 Japan Gore Tex Inc セラミック基板
DE4040822A1 (de) * 1990-12-20 1992-07-02 Bosch Gmbh Robert Duennschichtueberzug ueber chips
JPH04252041A (ja) * 1991-01-28 1992-09-08 Nec Corp 混成集積回路の製造方法
JPH06302020A (ja) * 1993-04-15 1994-10-28 Dainippon Ink & Chem Inc 回転塗布方法および回転塗布装置
JP2994219B2 (ja) * 1994-05-24 1999-12-27 シャープ株式会社 半導体デバイスの製造方法
US5646071A (en) * 1995-01-19 1997-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Equipment and method for applying a liquid layer
JP3168901B2 (ja) * 1996-02-22 2001-05-21 株式会社日立製作所 パワー半導体モジュール
JPH1041337A (ja) * 1996-07-26 1998-02-13 Oki Electric Ind Co Ltd 実装基板の製造方法およびその実装構造
JP3488345B2 (ja) * 1996-08-20 2004-01-19 信越化学工業株式会社 硬化性シリコーンゴム組成物、その硬化物及びそれにより封止された樹脂封止型半導体装置
KR19980066284A (ko) * 1997-01-22 1998-10-15 김광호 포토테지스트 도포장치 및 도포방법
US5916631A (en) * 1997-05-30 1999-06-29 The Fairchild Corporation Method and apparatus for spin-coating chemicals
US6441479B1 (en) * 2000-03-02 2002-08-27 Micron Technology, Inc. System-on-a-chip with multi-layered metallized through-hole interconnection
JP3705122B2 (ja) * 2000-05-16 2005-10-12 Ｊｓｒ株式会社 有機ケイ素系重合体の製造方法、膜形成用組成物、膜の形成方法およびシリカ系膜
US6549409B1 (en) * 2000-08-21 2003-04-15 Vlt Corporation Power converter assembly
JP2002076190A (ja) * 2000-08-24 2002-03-15 Toshiba Corp 回路基板、半導体装置及びこれらの製造方法
US6445353B1 (en) * 2000-10-30 2002-09-03 Weinbrenner, Inc. Remote controlled actuator and antenna adjustment actuator and electronic control and digital power converter
JP2002252221A (ja) * 2001-02-26 2002-09-06 Hitachi Chem Co Ltd 配線保護膜の形成方法及び電子部品
US6707671B2 (en) * 2001-05-31 2004-03-16 Matsushita Electric Industrial Co., Ltd. Power module and method of manufacturing the same
JP3731511B2 (ja) * 2001-08-31 2006-01-05 株式会社日立製作所 コネクタ一体型パワーモジュール
US6727594B2 (en) * 2002-01-02 2004-04-27 Intel Corporation Polybenzoxazine based wafer-level underfill material
US7074726B2 (en) * 2002-01-31 2006-07-11 Dainippon Screen Mfg. Co., Ltd. Substrate treating method and substrate treating apparatus
JP3903850B2 (ja) * 2002-06-10 2007-04-11 三菱電機株式会社 インバーターモジュール
US7332797B2 (en) * 2003-06-30 2008-02-19 Intel Corporation Wire-bonded package with electrically insulating wire encapsulant and thermally conductive overmold

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005059360B4 (de) * 2005-12-13 2011-09-22 Semikron Elektronik Gmbh & Co. Kg Vorrichtung und Verfahren zum Verguss von Schaltungsanordnungen
DE102005059360A1 (de) * 2005-12-13 2007-06-14 Semikron Elektronik Gmbh & Co. Kg Vorrichtung und Verfahren zum Verguss von Schaltungsanordnungen
EP1843393A2 (de) * 2006-02-13 2007-10-10 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul in Druckkontaktausführung
EP1843393A3 (de) * 2006-02-13 2008-04-30 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul in Druckkontaktausführung
DE102006006424B4 (de) * 2006-02-13 2011-11-17 Semikron Elektronik Gmbh & Co. Kg Anordnung mit mindestens einem Leistungshalbleitermodul und einem Kühlbauteil und zugehöriges Herstellungsverfahren
DE102006006425B4 (de) * 2006-02-13 2009-06-10 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul in Druckkontaktausführung
US7589418B2 (en) 2006-02-13 2009-09-15 Semikron Elektronik Gmbh & Co. Kg Pressure contact power semiconductor module
US7592698B2 (en) 2006-02-13 2009-09-22 Semikron Elektronik Gmbh & Co. Kg Power semiconductor modules having a cooling component and method for producing them
DE102007046021C5 (de) * 2006-10-20 2016-07-14 Infineon Technologies Ag Verfahren zum Verbinden eines Halbleiterchips mit einem Keramiksubstrat
US9196562B2 (en) 2006-10-20 2015-11-24 Infineon Technologies Ag Semiconductor arrangement, semiconductor module, and method for connecting a semiconductor chip to a ceramic substrate
EP1995779A2 (de) 2007-05-24 2008-11-26 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul
DE102007024159B3 (de) * 2007-05-24 2008-11-06 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul
DE102008017454B4 (de) * 2008-04-05 2010-02-04 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit hermetisch dichter Schaltungsanordnung und Herstellungsverfahren hierzu
DE102008017454A1 (de) 2008-04-05 2009-12-31 Semikron Elektronik Gmbh & Co. Kg Leistungshalbleitermodul mit hermetisch dichter Schaltungsanordnung und Herstellungsverfahren hierzu
EP2107604A2 (de) 2008-04-05 2009-10-07 SEMIKRON Elektronik GmbH & Co. KG Leistungshalbleitermodul mit hermetisch dichter Schaltungsanordnung und Herstellungsverfahren hierzu
US8324717B2 (en) 2008-04-05 2012-12-04 Semikron Elektronik Gmbh & Co., Kg Power semiconductor module with a hermetically tight circuit arrangement and method for producing such a module
EP2219217A2 (de) 2009-02-16 2010-08-18 SEMIKRON Elektronik GmbH & Co. KG Halbleitermodul
DE102009000885A1 (de) 2009-02-16 2010-08-26 Semikron Elektronik Gmbh & Co. Kg Halbleitermodul
EP2219216A2 (de) 2009-02-16 2010-08-18 SEMIKRON Elektronik GmbH & Co. KG Halbleitermodul
US9129934B2 (en) 2009-11-19 2015-09-08 Infineon Technologies Ag Power semiconductor module and method for operating a power semiconductor module
CN102651347A (zh) * 2011-02-22 2012-08-29 赛米控电子股份有限公司 电路系统
DE102011004544B4 (de) * 2011-02-22 2013-06-13 Semikron Elektronik Gmbh & Co. Kg Schaltungsanordnung
CN102651347B (zh) * 2011-02-22 2016-03-09 赛米控电子股份有限公司 电路系统
DE102020131493A1 (de) 2020-11-27 2022-06-02 Semikron Elektronik Gmbh & Co. Kg Verkettete Anlage und Verfahren zur inneren elektrischen Isolation einer leistungselektronischen Schalteinrichtung
DE102020131493B4 (de) 2020-11-27 2023-04-13 Semikron Elektronik Gmbh & Co. Kg Verkettete Anlage und Verfahren zur inneren elektrischen Isolation einer leistungselektronischen Schalteinrichtung

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