Die
vorliegende Erfindung bezieht sich auf eine Prüfvorrichtung mit einer Verzögerungsschaltung,
welche eine gewünschte
Verzögerungszeit
erzeugt.The
The present invention relates to a test apparatus with a delay circuit,
which a desired
Delay Time
generated.
Entsprechende
Prüfvorrichtungen
nach dem Stand der Technik sind beispielswise in den Druckschriften DE 4436494 A1 und US 4,497,056 beschrieben.Corresponding test devices according to the prior art are beispielswise in the publications DE 4436494 A1 and US 4,497,056 described.
1 zeigt eine herkömmliche
Verzögerungsschaltung 300.
Die herkömmliche
Verzögerungsschaltung 300 hat
einen ersten Puffer 302, welcher die Wellenform eines Eingangssignals
formt und dann das erhaltene geformte Signal ausgibt, einen Pfad 306, über welchen
das Ausgangssignal übertragen
wird, einen ersten Kondensator 312, welcher die Kapazität C zu dem
Pfad 306 hinzufügt,
einen zweiten Kondensator 314, welcher die Kapazität C' zu dem Pfad 306 hinzufügt, eine
erste Schaltvorrichtung 308, welche den Pfad 306 und
den ersten Kondensator 312 elektrisch verbindet oder trennt,
eine zweite Schaltvorrichtung 310, welche den Pfad 306 und
den zweiten Kondensator 314 elektrisch verbindet oder trennt,
und einen zweiten Puffer 304, welcher die Wellenform des
Signals formt, das über
den Pfad 306 übertragen
wurde, und das erhaltene geformte Signal ausgibt. Eine in der Zeichnung
nicht gezeigte Steuereinheit steuert die Schaltvorrichtungen 308 und 310,
um die zu dem Pfad 306 hinzugefügte Kapazität zu verändern. Auf diese Weise verzögert die in
der Zeichnung nicht gezeigte Steuereinheit das über den Pfad 306 übertragene
Signal um eine gewünschte
Zeitdauer. 1 shows a conventional delay circuit 300 , The conventional delay circuit 300 has a first buffer 302 which shapes the waveform of an input signal and then outputs the obtained shaped signal, a path 306 , via which the output signal is transmitted, a first capacitor 312 which assigns the capacity C to the path 306 adds a second capacitor 314 which gives the capacitance C 'to the path 306 adds, a first switching device 308 which the path 306 and the first capacitor 312 electrically connects or disconnects, a second switching device 310 which the path 306 and the second capacitor 314 electrically connects or disconnects, and a second buffer 304 which shapes the waveform of the signal that passes over the path 306 was transferred, and outputs the resulting shaped signal. A control unit not shown in the drawing controls the switching devices 308 and 310 to the to the path 306 to add added capacity. In this way, the control unit not shown in the drawing delays this over the path 306 transmitted signal for a desired period of time.
Die
herkömmliche
Verzögerungsschaltung 300 erzielt
eine feine Verzögerungsauflösung durch selektives
Hinzufügen
entweder der Kapazität
C oder der Kapazität
C', welche sich
geringfügig
von der Kapazität
C unterscheidet. Jedoch unterscheidet sich bei der herkömmlichen
Verzögerungsschaltung 300 die
Kanalkapazität
der ersten Schaltvorrichtung 308 von der der zweiten Schaltvorrichtung 310,
und die Drahtkapazität
des Drahtes, welcher den ersten Kondensator 312 mit dem
Pfad 306 verbindet, unterscheidet von der Drahtkapazität des Drahtes,
welcher den zweiten Kondensator 314 mit dem Pfad 306 verbindet.
Die Kapazitätsunterschiede
beeinflussen die zu dem Pfad 306 hinzugefügte Kapazität. Als eine Folge
ist es sehr schwierig, die gewünschte
feine Auflösung
der Verzögerung,
die durch Verwendung des geringen Unterschieds zwischen der Kapazität C und
der Kapazität
C' erhalten werden
soll, zu erzielen.The conventional delay circuit 300 achieves a fine delay resolution by selectively adding either the capacitance C or the capacitance C ', which differs slightly from the capacitance C. However, the conventional delay circuit differs 300 the channel capacity of the first switching device 308 from the second switching device 310 , and the wire capacity of the wire, which is the first capacitor 312 with the path 306 connects, different from the wire capacity of the wire, which the second capacitor 314 with the path 306 combines. The capacity differences affect those to the path 306 added capacity. As a result, it is very difficult to achieve the desired fine resolution of the delay to be obtained by using the small difference between the capacitance C and the capacitance C '.
Die
Druckschriften EP 0539831
A2 und DE 69308978
T2 zeigen vergleichbare Verzögerungsschaltungen nach dem
Stand der Technik, bei denen Feldeffekttransistoren als zusätzliche
Kapazitäten verwendet
werden, für
die ansonsten aber das zuvor Gesagte gilt.The pamphlets EP 0539831 A2 and DE 69308978 T2 show comparable delay circuits according to the prior art, in which field effect transistors are used as additional capacities, for which, however, otherwise applies the above.
Es
ist daher eine Aufgabe der vorliegenden Erfindung, eine Prüfvorrichtung
zu schaffen, welche das vorbeschriebene Problem überwindet. Diese Aufgabe wird
gelöst
durch in dem unabhängigen
Anspruch beschriebene Kombination. Der abhängige Anspruch definiert eine
vorteilhafte Ausgestaltung der Erfindung.It
It is therefore an object of the present invention to provide a testing device
to create, which overcomes the problem described above. This task will
solved
through in the independent
Claim described combination. The dependent claim defines a
advantageous embodiment of the invention.
Gemäß der vorliegenden
Erfindung ist eine Prüfvorrichtung
vorgesehen, welche ein Prüfsignal zu
einer elektronischen Vorrichtung liefert und die elektronische Vorrichtung
prüft.
Die Prüfvorrichtung besitzt
eine Mustererzeugungseinheit, welche ein Muster erzeugt, dass dem
Prüfsignal
entspricht, eine Wellenform-Formungseinheit mit einer Verzögerungsschaltung
zum Erzeugen eines verzögerten
Signals, das der Operationscharakteristik der elektronischen Vorrichtung
entspricht, welche das Muster formt und das Prüfsignal ausgibt, eine Signaleingangs-/-ausgangs-Einheit,
welche das Prüfsignal
zu der elektronischen Vorrichtung liefert und ein von der elektronischen
Vorrichtung ausgegebenes Ausgangssignal empfängt, und eine Beurteilungseinheit, welche
auf der Grundlage des Ausgangssignals feststellt, ob die elektronische
Vorrichtung akzeptierbar ist oder nicht. Die Verzögerungsschaltung
hat einen Puffer, welcher die Wellenform eines Eingangssignals formt
und ein geformtes Signal ausgibt, einen Feldeffekttransistor mit
einem Sourcebereich, einem Drainbereich, einer Gateelektrode und
einem Substrat, in welchem der Sourcebereich und der Drainbereich
angeordnet sind, und eine Spannungssteuereinheit, welche eine gewünschte Spannung
an die Gateelektrode anlegt. Der Sourcebereich und der Drainbereich
sind mit einem Pfad verbunden, über welchen
ein Ausgangssignal übertragen
wird. Das Verzögerungssignal
wird erzeugt durch Steuern der Kapazität zwischen dem Sourcebereich,
dem Drainbereich und dem Substrat, indem die Spannung an die Gateelektrode
angelegt wird, wobei die Spannungssteuereinheit zum Erzeugen von
mindestens drei verschiedenen an die Gateelektrode anzulegenden
Spannungswerten ausgebildet ist. Vorzugsweise weist die Spannungssteuereinheit
dazu einen Digital-/Analog-Wandler auf.According to the present
Invention is a test device
provided which a test signal to
an electronic device supplies and the electronic device
reviewed.
The test device has
a pattern generation unit that generates a pattern that corresponds to the pattern generation unit
test signal
corresponds to a waveform shaping unit having a delay circuit
for generating a delayed
Signal, the operating characteristic of the electronic device
which forms the pattern and outputs the test signal corresponds to a signal input / output unit,
which the test signal
to the electronic device supplies and one of the electronic
Device receives output signal output, and a judgment unit, which
on the basis of the output signal determines whether the electronic
Device is acceptable or not. The delay circuit
has a buffer which shapes the waveform of an input signal
and a shaped signal outputs a field effect transistor
a source region, a drain region, a gate electrode and
a substrate in which the source region and the drain region
are arranged, and a voltage control unit, which is a desired voltage
to the gate electrode. The source region and the drain region
are connected to a path over which
transmit an output signal
becomes. The delay signal
is generated by controlling the capacitance between the source region,
the drain region and the substrate by applying the voltage to the gate electrode
is applied, wherein the voltage control unit for generating
at least three different to be applied to the gate electrode
Voltage values is formed. Preferably, the voltage control unit
to a digital / analog converter.
Die
Erfindung wird im Folgenden anhand von in den Figuren dargestellten
Ausführungsbeispielen näher erläutert. Es
zeigen:The
Invention will be described below with reference to FIGS
Embodiments explained in more detail. It
demonstrate:
1 eine
herkömmliche
Verzögerungsschaltung, 1 a conventional delay circuit,
2 eine
Prüfvorrichtung
zum Prüfen
einer elektronischen Vorrichtung gemäß einem Ausführungsbeispiel
der vorliegenden Erfindung, 2 a test apparatus for testing an electronic device according to an embodiment of the present invention,
3 eine
in der Prüfvorrichtung
nach 2 verwendete Verzögerungsschaltung, und 3 one in the tester 2 used delay circuit, and
4 eine
weitere in der Prüfvorrichtung nach 2 verwendete
Verzögerungsschaltung. 4 another in the tester after 2 used delay circuit.
2 zeigt
eine Prüfvorrichtung 100 gemäß einem
Ausführungsbeispiel
der vorliegenden Erfindung, welche eine elektronische Vorrichtung
prüft. Die
Prüfvorrichtung 100 hat
eine Mustererzeugungseinheit 110, welche Musterdaten eines
Prüfsignals erzeugt,
das in eine zu prüfende
elektronische Vorrichtung 160 einzugeben ist, eine Wellenform-Formungseinheit 120,
welche die Musterdaten formt, eine Signaleingabe-/-ausgabe-Einheit 140,
welche die geformten Musterdaten zu der elektronischen Vorrichtung 160 liefert
und ein von der elektronischen Vorrichtung 160 ausgegebenes
Signal empfängt,
und eine Beurteilungseinheit 150, welche beurteilt, ob
die elektronische Vorrichtung 160 zufriedenstellend ist oder
nicht. Darüber
hinaus hat die Wellenform-Formungseinheit 120 eine Verzögerungsschaltung 200. Diese
Verzögerungsschaltung 200 hat
einen Feldeffekttransistor und eine Spannungssteuereinheit. Der Feldeffekttransistor
hat einen Sourcebereich S, einen Drainbereich D, eine Gateelektrode
G und ein Substrat B, in welchem der Sourcebereich S und der Drainbereich
D angeordnet sind (siehe 3(a)).
Der Sourcebereich S und der Drainbereich D sind elektrisch mit einem
Pfad verbunden, über
welchen das in die Wellenform-Formungseinheit 120 eingegebene Signal übertragen
wird. Die Spannungssteuereinheit legt eine gewünschte Spannung an die Gateelektrode
G an. 2 shows a tester 100 according to an embodiment of the present invention, which tests an electronic device. The tester 100 has a pattern generation unit 110 which generates pattern data of a test signal which is to be tested in an electronic device 160 is to input a waveform shaping unit 120 forming the pattern data, a signal input / output unit 140 showing the shaped pattern data to the electronic device 160 supplies and one of the electronic device 160 output signal, and a judgment unit 150 which judges whether the electronic device 160 satisfactory or not. In addition, the waveform shaping unit has 120 a delay circuit 200 , This delay circuit 200 has a field effect transistor and a voltage control unit. The field effect transistor has a source region S, a drain region D, a gate electrode G and a substrate B, in which the source region S and the drain region D are arranged (see FIG 3 (a) ). The source region S and the drain region D are electrically connected to a path through which the into the waveform shaping unit 120 input signal is transmitted. The voltage control unit applies a desired voltage to the gate electrode G.
Die
Mustererzeugungseinheit 110 erzeugt Musterdaten, welche
ein in die elektronische Vorrichtung 160 einzugebendes
Prüfmuster
sind, und Erwartungswertdaten, welche die elektronische Vorrichtung 160 auf
der Grundlage der empfangenen Eingangsmusterdaten ausgeben sollte.
Darüber
hinaus gibt die Mustererzeugungseinheit 110 nicht nur die
Musterdaten zu der Wellenform-Formungseinheit 120 aus,
sondern auch den Erwartungswert, welcher von der elektronischen
Vorrichtung 160 auszugeben ist, zu der Beurteilungseinheit 150.
Zusätzlich
gibt die Mustererzeugungseinheit 110 ein Zeitsetzsignal,
welches die Erzeugung eines Verzögerungstaktsignals bezeichnet,
das eine vorbestimmte Verzögerungsgröße hat,
welches den Operationscharakteristiken der elektronischen Vorrichtung 160 entspricht,
zu der Verzögerungsschaltung 240 aus.The pattern generation unit 110 generates pattern data which enters the electronic device 160 test pattern to be input, and expected value data representing the electronic device 160 should output based on the received input pattern data. In addition, there is the pattern generation unit 110 not only the pattern data to the waveform shaping unit 120 but also the expected value of which of the electronic device 160 issue to the assessment unit 150 , In addition, there is the pattern generation unit 110 a timing signal indicative of the generation of a delay clock signal having a predetermined delay amount corresponding to the operation characteristics of the electronic device 160 corresponds to the delay circuit 240 out.
Die
Verzögerungsschaltung 200 erzeugt
ein Verzögerungssignal
mit einer Verzögerungsgröße, die
durch das Zeitsetzsignal bezeichnet ist. Die Wellenform-Formungseinheit 120 formt
die Musterdaten auf der Grundlage des von der Verzögerungsschaltung 200 gelieferten
Verzögerungssignals
und die geformten Musterdaten, welche den Operationscharakteristik
der elektronischen Vorrichtung 160 entsprechen, zu der
Signaleingabe-/-ausgabe-Einheit 140 aus. Die elektronische
Vorrichtung 160 gibt Ausgangswerte, die den geformten Musterdaten
entsprechen, über
die Signaleingabe-/-ausgabe-Einheit 140 zu der Beurteilungseinheit 150 aus.
Die Beurteilungseinheit 150 vergleicht die Ausgangswerte
mit den Erwartungswerten, die von der Mustererzeugungseinheit 110 geliefert
wurden, und beurteilt, ob die elektronischen Vorrichtung 160 ak zeptierbar
ist oder nicht.The delay circuit 200 generates a delay signal having a delay amount designated by the timing signal. The waveform shaping unit 120 forms the pattern data based on that of the delay circuit 200 supplied delay signal and the shaped pattern data which the operation characteristic of the electronic device 160 correspond to the signal input / output unit 140 out. The electronic device 160 Output values corresponding to the shaped pattern data are input via the signal input / output unit 140 to the assessment unit 150 out. The assessment unit 150 compares the output values with the expected values from the pattern generation unit 110 were supplied, and judges whether the electronic device 160 ak is zeptierbar or not.
3 zeigt
ein Ausführungsbeispiel
der Verzögerungsschaltung 200.
In 3(a) hat die Verzögerungsschaltung 200 einen
Puffer 202, einen Feldeffekttransistor (FET) 210,
einen zweiten Puffer 204, eine Spannungssteuereinheit 220 und
einen Pfad 206, der elektrisch zwischen dem ersten Puffer 202, dem
zweiten Puffer 204 und dem FET 210 angeordnet
ist. Der erste Puffer 202 und der zweite Puffer 204 formen
die Wellenform eines Eingangssignals und geben das erhaltene geformte
Signal aus. Bei diesem Ausführungsbeispiel
haben sowohl der erste Puffer 202 als auch der zweite Puffer 204 einen
Inverter. 3 shows an embodiment of the delay circuit 200 , In 3 (a) has the delay circuit 200 a buffer 202 , a field effect transistor (FET) 210 , a second buffer 204 , a voltage control unit 220 and a path 206 which is electrically connected between the first buffer 202 , the second buffer 204 and the FET 210 is arranged. The first buffer 202 and the second buffer 204 shape the waveform of an input signal and output the obtained shaped signal. In this embodiment, both the first buffer 202 as well as the second buffer 204 an inverter.
Der
FET 210 hat einen Sourcebereich S, einen Drainbereich D,
eine Gateelektrode G und ein Substrat B, in welchem der Sourcebereich
S und der Drainbereich D angeordnet sind. Der Sourcebereich S und
der Drainbereich D sind elektrische mit dem Pfad 206 verbunden, über welchen
ein von dem ersten Puffer 202 ausgegebenes Signal übertragen
wird. Der FET 210 kann entweder ein p-Kanal-FET oder n-Kanal-FET
sein. Darüber
hinaus kann der FET 210 ein FET vom Anreicherungstyp oder
ein FET vom Verarmungstyp sein. Es ist bevorzugt, dass der Substratbereich
B auf einem vorgeschriebenen Spannungswert gehalten wird. Bei diesem
Ausführungsbeispiel
ist der Substratbereich B geerdet. Eine vorgeschriebene Kapazität, welche
eine pn-Sperrschichtkapazität ist, ist
zwischen dem Sourcebereich S, dem Drainbereich D und dem Substratbereich
B gebildet, entsprechend der Fläche
des pn-Sperrbereichs,
der von dem Sourcebereich S, dem Drainbereich D und dem Substratbereich
B gebildet ist, und der Dicke der in dem pn-Sperrbereich gebildeten
Verarmungsschicht. Daher ist bei der Verzöge rungsschaltung 200 gemäß diesem
Ausführungsbeispiel der
FET 210 mit einem ersten Anschluß verbunden, an welchem der
Sourcebereich S und der Drainbereich D mit der Spannungssteuereinheit 220 verbunden
sind. Der FET 210 bildet zusammen mit einem zweiten Anschluß, an welchem
das Substrat B auf einer vorbestimmten Spannung gehalten wird, einen Kondensator.The FET 210 has a source region S, a drain region D, a gate electrode G and a substrate B, in which the source region S and the drain region D are arranged. The source region S and the drain region D are electrical with the path 206 via which one of the first buffer 202 output signal is transmitted. The FET 210 can be either a p-channel FET or n-channel FET. In addition, the FET 210 be an enhancement type FET or a depletion type FET. It is preferable that the substrate region B is maintained at a prescribed voltage value. In this embodiment, the substrate region B is grounded. A prescribed capacitance, which is a pn junction capacitance, is formed between the source region S, the drain region D and the substrate region B, corresponding to the area of the pn stop region formed by the source region S, the drain region D and the substrate region B, and the thickness of the depletion layer formed in the pn-barrier region. Therefore, in the case of delay circuit 200 according to this embodiment, the FET 210 connected to a first terminal at which the source region S and the drain region D with the voltage control unit 220 are connected. The FET 210 forms together with one second terminal, on which the substrate B is maintained at a predetermined voltage, a capacitor.
Die
Spannungssteuereinheit 220 legt eine Spannung mit einem
gewünschten
Wert an die Gateelektrode G des FET 210 an. Die Spannungssteuereinheit 220 kann
so ausgebildet sein, dass sie drei oder mehr bestimmte Spannungswerte
erzeugt, so dass einer der drei oder mehr bestimmten Spannungswerte
ausgewählt
und dann die Spannung mit dem ausgewählten Wert an die Gateelektrode
G angelegt wird. Darüber
hinaus kann der Wert der Spannung, welche die Spannungssteuereinheit 220 an
die Gateelektrode G anlegt, zwischen dem Spannungswert, bei welchem
das Signal, das. über
den Pfad 206 übertragen
wird, eine H-Logik (VDD) darstellt, und dem Spannungswert, bei welchem
das Signal, das über
den Pfad 206 übertragen
wird, eine L-Logik (VSS) darstellt, sein. Bei diesem Ausführungsbeispiel
hat die Spannungssteuereinheit 220 einen Digital-/Analog-Wandler (DAC) und
legt eine gewünschte Spannung
an die Gateelektrode G auf der Grundlage eines Befehls, welcher
von einer in der Zeichnung nicht gezeigten Steuereinheit geliefert
wird, an. Darüber
hinaus hängt
die zwischen dem Sourcebereich S, dem Drainbereich D und dem Substratbereich
B gebildete Kapazität
von dem elektrischen Potential der Gateelektrode G mit Bezug auf
das elektrische Potential des Substratbereichs B, das ein elektrisches
Bezugspotential ist, an. Die Spannungssteuereinheit 220 steuert
die Kapazität,
welche zwischen dem Sourcebereich S, dem Drainbereich D und dem Substratbereich
B gebildet ist, durch Steuerung des elektrischen Potentials der
Gateelektrode G mit Bezug auf das elektrische Potential des Substratbereichs
B.The voltage control unit 220 applies a voltage of a desired value to the gate electrode G of the FET 210 at. The voltage control unit 220 may be configured to generate three or more specified voltage values so that one of the three or more determined voltage values is selected and then the voltage having the selected value is applied to the gate electrode G. In addition, the value of the voltage affecting the voltage control unit 220 is applied to the gate electrode G, between the voltage value at which the signal, the. via the path 206 representing an H logic (VDD) and the voltage value at which the signal is transmitted through the path 206 being an L logic (VSS). In this embodiment, the voltage control unit has 220 a digital-to-analog converter (DAC) and applies a desired voltage to the gate electrode G on the basis of a command supplied from a control unit not shown in the drawing. Moreover, the capacitance formed between the source region S, the drain region D, and the substrate region B depends on the electric potential of the gate electrode G with respect to the electric potential of the substrate region B, which is a reference electric potential. The voltage control unit 220 controls the capacitance formed between the source region S, the drain region D and the substrate region B by controlling the electric potential of the gate electrode G with respect to the electric potential of the substrate region B.
Das
von dem ersten Puffer 202 ausgegebene Signal wird über den
Pfad 206 übertragen,
um die Zeitdauer, welche der zwischen dem Sourcebereich S, dem Drainbereich
D und dem Substratbereich B gebildeten Kapazität entspricht, verzögert und
in den zweiten Puffer 204 eingegeben. Der zweite Puffer 204 invertiert
dann die Wellenform des verzögerten Signals,
formt die Wellenform des invertierten verzögerten Signals und gibt das
geformte invertierte verzögerte
Signal aus.That from the first buffer 202 output signal is over the path 206 to delay the time duration corresponding to the capacitance formed between the source region S, the drain region D and the substrate region B, and to the second buffer 204 entered. The second buffer 204 then inverts the waveform of the delayed signal, shapes the waveform of the inverted delayed signal, and outputs the shaped inverted delayed signal.
Die
Verzögerungsschaltung 200 gemäß diesem
Ausführungsbeispiel
kann die Kapazität
des Quellenbereichs S und des Drainbereichs D mit Bezug auf den
Substratbereich B steuern, indem der Wert der an die Gateelektrode
G des FET 210 anzulegenden Spannung gesteuert wird. Daher
kann die Verzögerungsschaltung 200 gemäß diesem
Ausführungsbeispiel
die zu dem Pfad 206 hinzugefügte Kapazität steuern. Als eine Folge kann
die Verzögerungsschaltung 200 gemäß diesem
Ausführungsbeispiel
eine Verzögerung
jeder gewünschten
Größe einfach
erzeugen, indem die zu dem Pfad hinzugefügte Kapazität gesteuert wird, ohne dass
eine Schaltvorrichtung wie ein Übertragungsgate
oder ein Schalter zwischen dem Kondensator zur Erzeugung einer Verzögerungsgröße und dem
Pfad, über
welchen Signale übertragen
werden, vorhanden ist. Darüber
hinaus kann selbst in dem Fall, in welchem die Verzögerungsschaltung 200 eine
Schaltvorrichtung zwischen dem Kondensator zur Erzeugung einer Verzögerungsgröße und dem
Pfad, über
welchen Signale übertragen
werden, hat, die Verzögerungsschaltung 200 die
Varianz von Verzögerungsgrößen korrigieren,
die durch die Unterschiede in den Eigenschaften der Drähte und
Schaltvorrichtungen aufgrund von Verarbeitungsvarianzen bei den
Herstellungsvorgängen
der Drähte
und Schaltvorrichtungen bewirkt werden, indem einfach die zu dem
Pfad hinzugefügte
Kapazität
gesteuert wird.The delay circuit 200 According to this embodiment, the capacitance of the source region S and the drain region D with respect to the substrate region B can be controlled by the value of the voltage applied to the gate electrode G of the FET 210 is controlled voltage to be applied. Therefore, the delay circuit 200 according to this embodiment, to the path 206 control added capacity. As a consequence, the delay circuit 200 According to this embodiment, simply generating a delay of any desired size by controlling the capacitance added to the path without having a switching device such as a transmission gate or a switch between the capacitor for generating a delay amount and the path over which signals are transmitted , In addition, even in the case where the delay circuit 200 a switching device between the capacitor for generating a delay amount and the path over which signals are transmitted has the delay circuit 200 correct the variance of delay quantities caused by the differences in the characteristics of the wires and switching devices due to processing variances in the manufacturing operations of the wires and switching devices, by simply controlling the capacitance added to the path.
Wie
in 3(b) gezeigt ist, kann die Verzögerungsschaltung 200 mehrere
Feldeffekttransistoren 210-1 bis 210-n haben,
so dass jeder FET 210-k einen Sourcebereich S-k und einen
Drainbereich D-k hat, welche mit dem Pfad 206 verbunden
sind, wobei 1 ≤ k ≤ n. Darüber hinaus
ist es wünschenswert,
dass die Verzögerungsschaltung 200 weiterhin
mehrere Spannungssteuereinheiten 220-1 bis 220-n hat
für das
Anlegen von Spannungen mit gewünschten
Werten an die Gateelektroden G-1 bis G-n der Feldeffekttransistoren 210-1 bis 210-n.
Die Spannungssteuereinheiten 220-1 bis 220-n steuern
die Werte der an die Gateelektroden G-1 bis G-n der Feldeffekttransistoren 210-1 bis 210-n anzulegenden
Spannungen auf der Grundlage eines von einer in der Zeichnung nicht
gezeigten Steuereinheit gelieferten Befehls, um ein Signal, das über den
Pfad 206 übertragen
wird, um eine gewünschte
Zeitdauer zu verzögern.As in 3 (b) is shown, the delay circuit 200 several field effect transistors 210-1 to 210-n have, so every FET 210-k has a source region Sk and a drain region Dk, which are connected to the path 206 1 ≦ k ≦ n. Moreover, it is desirable that the delay circuit 200 continue several voltage control units 220-1 to 220-n has for applying voltages of desired values to the gate electrodes G-1 to Gn of the field effect transistors 210-1 to 210-n , The voltage control units 220-1 to 220-n Control the values of the to the gate electrodes G-1 to Gn of the field effect transistors 210-1 to 210-n voltages to be applied on the basis of an instruction supplied by a control unit, not shown in the drawing, by a signal passing through the path 206 is transmitted to delay a desired period of time.
4 zeigt
ein anderes Ausführungsbeispiel der
Verzögerungsschaltung 200. 4(a) zeigt eine beispielhafte Spannungssteuereinheit 220,
welche drei unterschiedliche Spannungswerte erzeugt. In 4(a) hat die Spannungssteuereinheit 220 eine Spannungserzeugungseinheit 212,
welche drei Spannungswerte erzeugt, und eine Spannungsauswahleinheit 214,
welche einen der drei unterschiedlichen Spannungswerte, die von
der Spannungserzeugungseinheit 212 erzeugt werden, auswählt. Die Spannungserzeugungseinheit 212 hat
vier miteinander verbundene Widerstände. In der Span nungserzeugungseinheit 212 wird
eine Spannung mit einem ersten vorbestimmten Wert an ein Ende der
vier in Reihe geschalteten Widerstände angelegt, und eine andere
Spannung mit einem zweiten vorbestimmten Wert wird an das andere
Ende der vier in Reihe geschalteten Widerstände angelegt. Es ist bevorzugt, dass
die Spannungserzeugungseinheit 212 drei Spannungen mit
unterschiedlichen Werten in einer solchen Weise erzeugt, dass jeder
dieser unterschiedlichen Wert zwischen dem Wert der an das eine
Ende der in Reihe geschalteten Widerstände angelegten Spannung und
dem Wert der an das andere Ende der in Reihe geschalteten Widerständen angelegten
Spannung liegt. Bei diesem Ausführungsbeispiel
hat die Spannungserzeugungseinheit 212 in Reihe geschaltete
Feldeffekttransistoren 216-1 bis 216-4. Bei dieser
Spannungserzeugungseinheit 212 ist eine Spannung VDD an
den Sourcebereich oder Drainbereich des ersten FET 216-1 und
die Gateelektrode des FET 216-1 angelegt, und eine Spannung
VSS ist an den Drainbereich oder den Sourcebereich des letzten FET 216-4 angelegt.
Aufgrund des Kanalwiderstandes jedes der in Reihe geschalteten Feldeffekttransistoren 216-1 bis 216-4 werden, wenn
die Spannungen VDD und VSS auf diese Weise angelegt werden, die
Werte der Spannungen an den Knoten N-1, N-2 und N-3, welche den
Sourcebereich eines FET mit dem Drainbereich des benachbarten FET
verbinden, auf der anderen Seite der Reihe, alle unterschiedlichen
und liegen zwischen dem Wert von VDD und dem Wert von VSS. Auf diese Weise
werden drei Spannungen mit unterschiedlichen Werten, die zwischen
dem Wert von VDD und dem Wert von VSS liegen, erzeugt. Um n Spannungen
mit unterschiedlichen Werten, welche zwischen dem Wert von VDD und
dem Wert von VSS liegen, wobei n ≥ 4
ist, zu erzeugen, werden n + 1 in Reihe geschaltete Feldeffekttransistoren 216-1 bis 216-(n
+ 1) in der Spannungserzeugungseinheit angeordnet. In diesem
Fall wird eine Spannung VDD an den Sourcebereich oder Drainbereich
des ersten FET 216-1 und die Gateelektrode des FET 216-1 angelegt,
und eine Spannung VSS wird an den Drainbereich oder den Sourcebereich
des letzten FET 216-(n + 1) angelegt. 4 shows another embodiment of the delay circuit 200 , 4 (a) shows an exemplary voltage control unit 220 which generates three different voltage values. In 4 (a) has the voltage control unit 220 a voltage generation unit 212 which generates three voltage values, and a voltage selection unit 214 which is one of the three different voltage values provided by the voltage generation unit 212 be generated. The voltage generation unit 212 has four interconnected resistors. In the voltage generation unit 212 A voltage having a first predetermined value is applied to one end of the four series-connected resistors, and another voltage having a second predetermined value is applied to the other end of the four series-connected resistors. It is preferred that the voltage generating unit 212 Three voltages with different values are generated in such a way that each of these different values is between the value of the one end of the series-connected resistors and the voltage applied to the other end of the series-connected resistors. In this embodiment, the voltage generating unit has 212 series-connected field-effect transistors 216-1 to 216-4 , In this voltage generation unit 212 is a voltage VDD to the source region or drain region of the first FET 216-1 and the gate electrode of the FET 216-1 and a voltage VSS is applied to the drain region or the source region of the last FET 216-4 created. Due to the channel resistance of each of the series-connected field-effect transistors 216-1 to 216-4 When the voltages VDD and VSS are applied in this manner, the values of the voltages at the nodes N-1, N-2 and N-3 connecting the source region of one FET to the drain region of the adjacent FET on the other side of the series, all different ones, lying between the value of VDD and the value of VSS. In this way, three voltages with different values between the value of VDD and the value of VSS are generated. To generate n voltages having different values which are between the value of VDD and the value of VSS, where n ≥ 4, n + 1 become field-effect transistors connected in series 216-1 to 216- (n + 1) arranged in the voltage generating unit. In this case, a voltage VDD is applied to the source region or drain region of the first FET 216-1 and the gate electrode of the FET 216-1 is applied, and a voltage VSS is applied to the drain region or the source region of the last FET 216- (n + 1) created.
In
dem Fall, in welchem drei Spannungen mit unterschiedlichen Werten
erzeugt werden, hat die Spannungsauswahleinheit 214 drei
Feldeffekttransistoren 218-1 bis 218-3, welche
als Schaltvorrichtungen dienen. Es ist bevorzugt, dass der Sourcebereich
oder Drainbereich von jedem der Feldeffekttransistoren 218-1 bis 218-3 mit
den Knoten N-1, N-2 bzw. N-3 in der Spannungserzeugungseinheit 212 verbunden
ist. Die in der Zeichnung nicht gezeigte Steuereinheit legt eine
Spannung an die Gateelektrode von einem Feldeffekttransistoren 218-1 bis 218-3 an,
um eine Spannung mit einem vorbestimmten Wert an die Gateelektrode
G des FET 210 anzulegen. In dem Fall der Erzeugung von
n Spannung mit unterschiedlichen Werten, welche zwischen dem Wert
von VDD und dem Wert von VSS, wobei n ≥ 4 ist, hat die Spannungsauswahleinheit 214n Feldeffekttransistoren 218-1 bis 218-n,
welche als Schaltvorrichtungen dienen. Es ist bevorzugt, dass der Sourcebereich
oder der Drainbereich von jedem der Feldeffekttransistoren 218-1 bis 218-n mit
jeweils einem der Knoten N-1 bis N-n in der Spannungserzeugungseinheit 212 verbunden
ist. In diesem Fall legt die in der Zeichnung nicht gezeigte Steuereinheit eine
Spannung an die Gateelektrode von einem der Feldeffekttransistoren 218-1 bis 218-n an,
um eine Spannung mit einem vorbestimmten Wert an die Gateelektrode
G des FET 210 anzulegen. Auf diese Weise wird das Signal,
das über
den Pfad 206 übertragen
wird, um eine gewünschte
Zeitdauer verzögert.In the case where three voltages having different values are generated, the voltage selection unit has 214 three field effect transistors 218-1 to 218-3 , which serve as switching devices. It is preferable that the source region or drain region of each of the field effect transistors 218-1 to 218-3 with the nodes N-1, N-2 and N-3 in the voltage generation unit 212 connected is. The control unit not shown in the drawing applies a voltage to the gate electrode of a field effect transistor 218-1 to 218-3 to apply a voltage of a predetermined value to the gate electrode G of the FET 210 to apply. In the case of generating n voltage having different values, which is between the value of VDD and the value of VSS, where n ≥ 4, the voltage selection unit has 214n FETs 218-1 to 218-n , which serve as switching devices. It is preferable that the source region or the drain region of each of the field effect transistors 218-1 to 218-n each with one of the nodes N-1 to Nn in the voltage generating unit 212 connected is. In this case, the control unit not shown in the drawing applies a voltage to the gate electrode of one of the field effect transistors 218-1 to 218-n to apply a voltage of a predetermined value to the gate electrode G of the FET 210 to apply. That way, the signal is going through the path 206 is transmitted delayed by a desired period of time.
Wie
in 4(b) gezeigt ist, kann die Verzögerungsschaltung 200 einen
zusätzlichen
Kondensator 230 mit einer vorbestimmten Kapazität aufweisen. Es
ist bevorzugt, dass der Kondensator 230 eine feste Kapazität hat. Es
ist bevorzugt, dass die feste Kapazität des Kondensators 230 ein
vorbestimmtes Verhältnis
mit Bezug auf die Änderung
der Kapazität des
FET 210, die zu dem Pfad 206 hinzugefügt wird, hat.As in 4 (b) is shown, the delay circuit 200 an additional capacitor 230 having a predetermined capacity. It is preferred that the capacitor 230 has a fixed capacity. It is preferred that the fixed capacitance of the capacitor 230 a predetermined ratio with respect to the change of the capacity of the FET 210 leading to the path 206 has added.
Wie
aus der vorstehenden Beschreibung ersichtlich ist, kann gemäß der vorliegenden
Erfindung eine gewünschte
Verzögerungsgröße erzeugt
werden.As
can be seen from the above description, according to the present
Invention a desired
Delay quantity generated
become.