DE10156626A1 - Electronic arrangement - Google Patents
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Abstract
Description
Die Erfindung geht aus von einem elektronischen Modul nach der Gattung des Hauptanspruchs. Aus der WO 98/15005 ist bereits ein Power-Modul bekannt, bei dem Leistungstransistoren zwischen zwei DBC-Substraten (direct bonded copper) mit strukturierten CU-Schichten als Verdrahtungsebene montiert werden, wobei die Anbindung der Chipvorder- und -rückseiten an die CU-Bahnen über eine Lotschicht erfolgt. Mit Hilfe von optional verwendbaren Abstandskugeln kann bei Bedarf sichergestellt werden, dass die Lotschicht an den strukturierten Metallbahnen der Chip-Vorderseiten eine ausreichende Dicke während und nach dem Reflow-Lötprozess beibehält. Ein Merkmal der DBC-Substrate ist dabei, dass die CU-Schichten aufgrund ihrer Dicke - typischerweise ca. 300 µm - nicht beliebig fein strukturiert werden können. Die Dicke der CU- Schicht ist dabei notwendig, um die Verlustwärme der Powerchips ausreichend abführen zu können und um die hohen Ströme im Modul möglichst widerstandsarm leiten zu können. Hierbei verhält es sich so, dass der Minimalabstand zwischen zwei CU-Bereichen nicht wesentlich geringer sein kann als die Dicke der CU-Schicht. The invention is based on an electronic module the genus of the main claim. From WO 98/15005 already known a power module in which power transistors between two DBC substrates (direct bonded copper) with structured CU layers mounted as a wiring level with the connection of the chip front and back to the CU tracks via a solder layer. With the help of Optional spacer balls can be used if required ensure that the solder layer on the structured Metal tracks of the chip front sides have a sufficient thickness maintained during and after the reflow soldering process. On Characteristic of the DBC substrates is that the CU layers due to their thickness - typically approx. 300 µm - not can be finely structured as desired. The thickness of the CU Layer is necessary to the heat loss of the To be able to dissipate power chips sufficiently and to handle the high currents to be able to conduct as little resistance as possible in the module. in this connection it is the case that the minimum distance between two CU areas cannot be significantly less than that CU layer thickness.
Vorteile der ErfindungAdvantages of the invention
Ein wesentlicher Nachteil des aus dem Stand der Technik bekannten Aufbaus ist, dass er zunächst nur für die Montage von vorzugsweise grob strukturierten Vorderseitenanschlüssen von Powerchips und einheitlichen Chipdicken geeignet ist. Daraus resultiert, dass eine Kombination von Leistungsbauelementen (Powerchips) und von Signalbauelementen (Signal- IC's) nicht möglich ist, wenn die Signal-IC's viele fein strukturierte Vorderseitenanschlüsse aufweisen und wenn die Signal-IC's Chipdicken aufweisen, die wesentlich von den Chipdicken der Powerchips abweichen. Die erfindungsgemäße elektronische Anordnung mit den Merkmalen des Hauptanspruchs hat daher gegenüber dem Stand der Technik den Vorteil, dass eine sehr einfache und kostengünstige Erweiterung des Modulaufbaus dadurch erreicht wird, dass die Kombination von Leistungschips und Powerchips ermöglicht wird. A major disadvantage of the prior art known construction is that it is initially only for assembly of preferably roughly structured front connections of power chips and uniform chip thicknesses is suitable. As a result, a combination of Power components (power chips) and signal components (signal IC's) is not possible if the signal IC's are many fine have structured front connections and if the Signal IC's have chip thicknesses that differ significantly from those Chip thicknesses of the power chips differ. The invention electronic arrangement with the features of the main claim therefore has the advantage over the prior art that a very simple and inexpensive extension of the Module structure is achieved in that the combination of Power chips and power chips is made possible.
Durch die in den Unteransprüchen aufgeführten Maßnahmen sind weitere vorteilhafte Weiterbildungen und Verbesserungen der im Hauptanspruch angegebenen elektronischen Anordnung möglich. By the measures listed in the subclaims further advantageous developments and improvements to electronic arrangement specified in the main claim possible.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen An embodiment of the invention is in the drawing shown and in the description below explained. Show it
Fig. 1 ein erstes Ausführungsbeispiel der elektronischen Anordnung, Fig. 1 shows a first embodiment of the electronic assembly,
Fig. 2 ein zweites Ausführungsbeispiel der elektronischen Anordnung, Fig. 2 shows a second embodiment of the electronic assembly,
Fig. 3 ein oberes DBC-Substrat vor der Stanz- und Prägebearbeitung und Fig. 3 shows an upper DBC substrate before punching and embossing and
Fig. 4 ein oberes DBC-Substrat nach der Stanz- und Prägebearbeitung. Fig. 4 shows an upper DBC substrate after stamping and embossing.
In Fig. 1 ist ein Modulaufbau einer erfindungsgemäßen elektronischen Anordnung für eine erste Ausführungsform der Erfindung dargestellt. Die elektronische Anordnung umfasst einen ersten Träger 10 und einen zweiten Träger 11. Zwischen den Trägern 10, 11 befinden sich in der Regel eine Mehrzahl von elektronischen Schaltkreisen in Form von Halbleiterchips, die in der Fig. 1 mit den Bezugszeichen 21, 22 und 23 bezeichnet sind. Erfindungsgemäß ist es sowohl möglich weniger als drei Halbleiterchips 21, 22, 23 zwischen den Trägern 10, 11 vorzusehen als auch eine größere Anzahl solcher Halbleiterchips 21, 22, 23 vorzusehen. In Fig. 1 ist es nun so, dass mit den Bezugszeichen 21 und 22 ein erster und zweiter Leistungshalbleiterchip bezeichnet ist. Die Leistungshalbleiterchips 21, 22 zeichnen sich dadurch aus, dass insbesondere eine große Wärmemenge, die ggf. in dem Leistungshalbleiterchip 21, 22 dissipiert wird, über thermische Kopplungen abzuführen ist. Dem gegenüber ist mit dem Bezugszeichen 23 in Fig. 1 ein Signal-IC bezeichnet, der zur Signalverarbeitung vorgesehen ist. Bei dem Signal-IC 23 sind die Anforderungen an die Wärmeabfuhr in der Regel wesentlich geringer ausgeprägt als bei den Leistungshalbleiterchips 21, 22. In Fig. 1 ist der Signal-IC 23 derart vorgesehen, dass das Halbleitersubstrat des Signal-ICs 23 eine größere Dicke aufweist als das Halbleitersubstrat der beiden Leistungshalbleiterchips 21, 22. In Fig. 1, a module structure of an electronic device according to the invention for a first embodiment of the invention. The electronic arrangement comprises a first carrier 10 and a second carrier 11 . As a rule, a plurality of electronic circuits in the form of semiconductor chips are located between the carriers 10 , 11 and are designated by the reference numerals 21 , 22 and 23 in FIG. 1. According to the invention, it is possible both to provide fewer than three semiconductor chips 21 , 22 , 23 between the carriers 10 , 11 and to provide a larger number of such semiconductor chips 21 , 22 , 23 . In FIG. 1 it is now the case that reference symbols 21 and 22 denote a first and a second power semiconductor chip. The power semiconductor chips 21 , 22 are characterized in that, in particular, a large amount of heat, which may be dissipated in the power semiconductor chip 21 , 22, is to be dissipated via thermal couplings. In contrast, the reference symbol 23 in FIG. 1 denotes a signal IC which is provided for signal processing. With the signal IC 23 , the requirements for heat dissipation are generally much less pronounced than with the power semiconductor chips 21 , 22 . In FIG. 1, the signal IC 23 is provided such that the semiconductor substrate of the signal IC 23 has a greater thickness than the semiconductor substrate of the two power semiconductor chips 21 , 22 .
In Fig. 2 ist ebenfalls die erfindungsgemäße elektronische Anordnung dargestellt, wobei wiederum der erste Träger 10, der zweite Träger 11 und die Halbleiterchips 21, 22, 23 vorgesehen sind. In Fig. 2 ist es jedoch im Gegensatz zu Fig. 1 so, dass die Dicke des Signal-IC's 23 kleiner vorgesehen ist als die Dicke der Leistungshalbleiterchips 21, 22. In FIG. 2, the electronic arrangement of the invention is also shown, again with the first carrier 10, the second carrier 11 and the semiconductor chips 21, 22, 23 are. In FIG. 2, however, in contrast to FIG. 1, the thickness of the signal IC 23 is smaller than the thickness of the power semiconductor chips 21 , 22 .
Im folgenden werden sowohl die Fig. 1 als auch die Fig. 2 gemeinsam beschrieben, wobei jedoch auf die Unterschiede eingegangen wird. Kern der vorliegenden Erfindung ist die Verwendung eines speziellen zweiten Trägers 11 in der Form, dass der zweite Träger 11 in Teilbereichen eine feinstrukturierte und im Abstand zum unteren ersten Träger 10 anpassbare Kontaktschicht aufweist, so dass ohne Änderung des Modulmontage-Verfahrens gegenüber dem Stand der Technik eine kostengünstige Integration von Signal-IC Chips in das Gesamtmodul bzw. in die gesamte elektronische Anordnung ermöglicht wird. In the following, both FIG. 1 and FIG. 2 are described together, but the differences are discussed. The essence of the present invention is the use of a special second carrier 11 in such a way that the second carrier 11 has a finely structured contact layer in some areas and is adaptable at a distance from the lower first carrier 10 , so that the module assembly method is not changed compared to the prior art an inexpensive integration of signal IC chips in the overall module or in the entire electronic arrangement is made possible.
Der erste Träger 10, der im folgenden auch als unterer Träger 10 bezeichnet wird, umfasst als Trägersubstanz insbesondere ein Keramikmaterial, auf welchem eine untere Kontaktierungsschicht 8 in Teilbereichen - d. h. die untere Kontaktierungsschicht 8 ist strukturierbar vorgesehen - aufgebracht ist. Die untere Kontaktierungsschicht 8 ist erfindungsgemäß insbesondere als Kupferschicht vorgesehen, welche im folgenden auch als untere CU-Schicht 8 bezeichnet wird. Der untere Träger 10 samt der auf ihm befindlichen unteren Kontaktierungsschicht 8 ist erfindungsgemäß insbesondere als DBC- Substrat vorgesehen und wird im folgenden daher auch als unteres DBC-Substrat 10 bezeichnet. Auf der unteren CU-Schicht 8 des unteren Trägers 10 ist sowohl in der Fig. 1 als auch in der Fig. 2 eine elektrisch und thermisch leitende Verbindung jeweils einzeln zu den Halbleiterchips 21, 22, 23 in Form von unteren Lotschichten 7 vorgesehen. The first carrier 10, which is also referred to below as the lower support 10 as a carrier substance comprising in particular a ceramic material on which a lower contacting layer 8 in some areas - that is, the lower contacting layer 8 can be structured provided - is applied. The lower contacting layer 8, the invention provides in particular as a copper layer, which is also referred to below as the lower Cu layer. 8 The lower carrier 10 together with the lower contact layer 8 located on it is provided according to the invention in particular as a DBC substrate and is therefore also referred to below as a lower DBC substrate 10 . On the lower CU layer 8 of the lower carrier 10 , both in FIG. 1 and in FIG. 2, an electrically and thermally conductive connection is provided individually to the semiconductor chips 21 , 22 , 23 in the form of lower solder layers 7 .
Die Halbleiterchips 21, 22, 23 weisen ebenfalls Anschlüsse an ihrer Vorderseite bzw. an ihrer Oberseite auf, welche mittels des zweiten Trägers bzw. des oberen Trägers 11 versorgt werden. Der obere Träger 11 ist erfindungsgemäß insbesondere ebenfalls als DBC-Substrat vorgesehen und wird daher auch als oberes DBC-Substrat 11 bezeichnet. Der obere Träger 11 weist in Teilbereichen Ausnehmungen 12 auf. Weiterhin ist auch am oberen Träger 11 eine Kontaktierungsschicht vorgesehen, welche in den Bereichen, wo der obere Träger keine Ausnehmung 12 aufweist das Bezugszeichen 13 trägt und welche in den Bereichen, wo der obere Träger 11 Ausnehmungen 12 aufweist, mit dem Bezugszeichen 14 versehen ist. Die obere Kontaktierungsschicht 13, 14, welche erfindungsgemäß insbesondere ebenfalls als CU-Schicht 13, 14 vorgesehen ist, dient der Kontaktierung mit der Oberseite der Halbleiterchips 21, 22, 23. Da die Kontaktierungsschicht in ihren Bereichen 14 an dem oberen Träger 11 nicht anliegt, ist es möglich, dass die "Freie Kontaktierungsschicht" 14 in einer Richtung, die rechtwinklig zur Ebene des oberen Trägers 11 steht, in Grenzen flexibel ist. So ist es möglich, dass die freie Kontaktierungsschicht 14 in Fig. 1 nach oben, d. h. in Richtung des zweiten Trägers 11 hin, biegbar bzw. plastisch verformbar ist, so dass die obere Kontaktierungsschicht 13, 14 im ganzen sowohl eine Kontaktierung eines eine geringere Dicke aufweisenden Leistungshalbleiterchips 21, 22 als auch die elektrische Kontaktierung eines eine größere Dicke aufweisenden Signal-IC Chips 23 erfüllen kann, obwohl der Leistungshalbleiterchip und der Signal-IC Chip von ihrer Unterseite her, d. h. von dem ersten Träger 10, der Kontaktierungsschicht 8 und der Lötschicht 7 her auf gleichem Niveau angeordnet sind. In Fig. 2 ist der umgekehrte Fall dargestellt, nämlich bei dem der Signal-IC Chip 23 eine geringere Dicke aufweist als die Leistungshalbleiterchips 21, 22. Bei dieser zweiten Ausführungsform der erfindungsgemäßen elektronischen Anordnung wird daher die obere Kontaktierungsschicht 13, 14 in ihrem freien Bereich 14 nach unten hin plastisch verformt, so dass wiederum durch die obere Kontaktierungsschicht 13, 14 im ganzen sowohl eine Kontaktierung der Leistungshalbleiterchips 21, 22 als auch des Signal-IC Chips 23 gewährleistet ist. Die obere Kontaktierungsschicht 13, 14 ist daher erfindungsgemäß in ihrem keine Ausnehmung 12 aufweisenden Bereich 13 in einer ersten Ebene angeordnet und in ihrem "freien Bereich" 14 zumindest teilweise in einer von der ersten Ebene unterschiedlichen zweiten Ebene vorgesehen. The semiconductor chips 21 , 22 , 23 likewise have connections on their front side or on their top side, which are supplied by means of the second carrier or the upper carrier 11 . According to the invention, the upper carrier 11 is in particular also provided as a DBC substrate and is therefore also referred to as an upper DBC substrate 11 . The upper carrier 11 has recesses 12 in partial areas. Furthermore, a contacting layer is also provided on the upper carrier 11 , which bears the reference symbol 13 in the regions where the upper carrier has no recess 12 and which is provided with the reference symbol 14 in the regions where the upper carrier 11 has recesses 12 . The upper contacting layer 13 , 14 , which according to the invention is also in particular provided as a CU layer 13 , 14 , is used for contacting the upper side of the semiconductor chips 21 , 22 , 23 . Since the contacting layer does not abut the upper carrier 11 in its regions 14 , it is possible for the “free contacting layer” 14 to be flexible to a limited extent in a direction that is perpendicular to the plane of the upper carrier 11 . It is thus possible for the free contacting layer 14 in FIG. 1 to be bendable or plastically deformable upward, ie in the direction of the second carrier 11 , so that the upper contacting layer 13 , 14 as a whole is both a contacting of a smaller thickness having power semiconductor chips 21 , 22 as well as the electrical contacting of a signal IC chip 23 having a greater thickness, although the power semiconductor chip and the signal IC chip can be seen from their underside, ie from the first carrier 10 , the contacting layer 8 and the solder layer 7 ago are arranged at the same level. The reverse case is shown in FIG. 2, namely in which the signal IC chip 23 has a smaller thickness than the power semiconductor chips 21 , 22 . In this second embodiment of the electronic arrangement according to the invention, therefore, the upper contact layer 13 , 14 is plastically deformed downward in its free region 14 , so that in turn both the power semiconductor chips 21 , 22 and the contact are made by the upper contact layer 13 , 14 as a whole Signal IC chips 23 is guaranteed. The upper contact layer 13 , 14 is therefore arranged according to the invention in its area 13 without a recess 12 in a first level and in its "free area" 14 at least partially in a second level different from the first level.
Erfindungsgemäß ist es bei beiden Ausführungen so, dass zwischen der oberen Kontaktierungsschicht 13, 14 und den Halbleiterchips eine Lötschicht 15 vorgesehen ist, welche nicht mittels eines Bezugszeichens näher bezeichnete Abstandskugeln aufweist. According to the invention, it is the case in both embodiments that a solder layer 15 is provided between the upper contacting layer 13 , 14 and the semiconductor chips, said solder layer 15 having spacer balls which are not identified by means of a reference symbol.
In Fig. 3 ist der obere Träger 11 mit der oberen Kontaktierungsschicht 13 dargestellt. Im mittleren Bereich des oberen Trägers 11 ist mittels eines punktierten Rechtecks die Ausnehmung 12 dargestellt. In Fig. 3 sind wiederum die Bereiche 13 der oberen Kontaktierungsschicht 13, 14 erkennbar, die in Bereichen des oberen Trägers 11 vorgesehen sind, wo die Ausnehmung 12 nicht vorgesehen ist. Weiterhin sind auch die Bereiche 14 der oberen Kontaktierungsschicht 13, 14 erkennbar, welche im Bereich der Ausnehmung 12 vorgesehen sind. Erfindungsgemäß ist es vorgesehen, dass die freien Bereiche 14 der oberen Kontaktierungsschicht 13, 14, beispielsweise mittels eines Stanzwerkzeugs, im Bereich der Ausnehmung 12 weiter und feiner strukturiert werden als dies die Strukturierung der oberen Kontaktierungsschicht 13, 14 im Bereich des oberen Trägers 11 an Stellen wo die Ausnehmung 12 nicht vorgesehen ist vorsieht. In Fig. 3, the upper support 11 is shown with the upper contact. 13 In the central area of the upper support 11 , the recess 12 is shown by means of a dotted rectangle. In Fig. 3, the portions 13 of the upper contact 13, 14 in turn have been identified that are provided in areas of the upper support 11 where the recess 12 is not provided. Furthermore, the regions 14 of the upper contacting layer 13 , 14 , which are provided in the region of the recess 12 , can also be seen. According to the invention, the free areas 14 of the upper contact layer 13 , 14 are structured further and finer in the region of the recess 12 , for example by means of a punching tool, than the structuring of the upper contact layer 13 , 14 in the area of the upper carrier 11 at points where the recess 12 is not provided.
Eine solche zusätzliche und weitergehende Strukturierung ist in Fig. 4 dargestellt, wo der obere Träger 11 mit der oberen Strukturierungsschicht 13, 14 und der Ausnehmung 12 dargestellt ist, wobei jedoch in Fig. 4 im Unterschied zu Fig. 3 die weitergehende Strukturierung der freien Bereiche 14 der oberen Kontaktierungsschicht 13, 14 durchgeführt wurde. Erkennbar ist, dass ausgehend von dem noch in Fig. 3 sichtbaren und mit dem Bezugszeichen M angedeuteten unstrukturierten mittleren Bereich der freien oberen Kontaktierungsschicht 14 eine feine Strukturierung des freien Bereichs 14 der oberen Kontaktierungsschicht 13, 14 erreicht wurde, insbesondere in Form von feinstrukturierten Anschlüssen, die insbesondere für Signal-IC Chips 23 gedacht sind. Such an additional and more extensive structuring is shown in FIG. 4, where the upper carrier 11 is shown with the upper structuring layer 13 , 14 and the recess 12 , but in FIG. 4, in contrast to FIG. 3, the further structuring of the free areas 14 of the upper contact layer 13 , 14 was carried out. It can be seen that, starting from the unstructured central region of the free upper contact layer 14 which is still visible in FIG. 3 and is indicated by the reference symbol M, fine structuring of the free region 14 of the upper contact layer 13 , 14 has been achieved, in particular in the form of finely structured connections, which are intended in particular for signal IC chips 23 .
Der Strukturierungsschritt der den Übergang von Fig. 3 zu Fig. 4 markiert, ist erfindungsgemäß insbesondere als Stanz- und Prägevorgang vorgesehen. Andere mechanische und/oder sonstige Strukturierungsverfahren sind jedoch erfindungsgemäß ebenfalls vorgesehen. Beim erfindungsgemäßen Stanz- und Prägeverfahren ist es so, dass sowohl die geometrische Strukturierung der freien Bereiche 14 der oberen Kontaktierungsschicht durchgeführt wird, d. h. Strukturierung entlang der Ebene des oberen Trägers 11, als auch die Strukturierung in hierzu ortogonaler Richtung d. h. das Vorsehen von Auslenkungen der freien Bereiche 14 der oberen Kontaktierungsschicht 13, 14 zur Kompensation von unterschiedlichen Chipdicken der im Bereich der freien Bereiche 14 der oberen Kontaktierungsschicht vorgesehenen Halbleiterchips. The structuring step that marks the transition from FIG. 3 to FIG. 4 is provided according to the invention in particular as a stamping and embossing process. However, other mechanical and / or other structuring methods are also provided according to the invention. In the stamping and embossing method according to the invention, both the geometric structuring of the free areas 14 of the upper contacting layer is carried out, ie structuring along the plane of the upper carrier 11 , and the structuring in the orthogonal direction, ie the provision of deflections of the free ones areas 14 of the upper contact 13, 14 provided to compensate for different chip thicknesses in the region of the free portions 14 of the upper contact semiconductor chip.
Erfindungsgemäß ist es daher vorteilhaft möglich, Chips 21, 22, 23 mit unterschiedlichen Dicken in einer einzigen erfindungsgemäßen elektronischen Anordnung in Sandwich-Bauweise vorzunehmen. Weiterhin ist es daher erfindungsgemäß vorteilhaft möglich, die Integration von Signal-IC's mit fein strukturierten Anschlüssen und mit einer großen Anzahl von Anschlüssen in die erfindungsgemäße elektronische Anordnung, welche insbesondere als Powermodul vorgesehen ist, zu ermöglichen. Hierfür sind erfindungsgemäß in vorteilhafter Weise keine zusätzlichen Teile notwendig. Weiterhin ergibt sich erfindungsgemäß der Vorteil, ein unverändertes Modulmontageverfahren zu verwenden, d. h. es ist möglich, die Montage aller Chips in einem Reflow-Lötvorgang vorzunehmen. Die erfindungsgemäße elektronische Anordnung ist darüber hinaus kostengünstig möglich weil der geringe Zusatzaufwand für die Stanz- und Prägebearbeitung des noch unbestückten DBC- Substrats in einem Werkzeug bereits im Substratmehrfachnutzen möglich ist. Der Begriff Substratmehrfachnutzen bedeutet dabei den Verbund von mehreren Einzelsubstraten zur simultanen Bearbeitung. Erfindungsgemäß ist es darüber hinaus weiterhin möglich, die feine Strukturierung der freien Bereiche 14 der oberen Kontaktierungsschicht 13, 14 im Bereich der externen Anschlüsse der erfindungsgemäßen elektronischen Anordnung zu verwenden, um eine deutlich erhöhte Anzahl von Außenanschlüssen des Moduls zu ermöglichen. Weiterhin ist von Vorteil, dass erfindungsgemäß sowohl die Signal-ICs 23 als auch die Leistungschips 21, 22 in derselben Ebene auf dem unteren Träger 10 bzw. dessen Kontaktierungsschicht 8 montierbar sind. Dadurch kann das vollständige Leistungsmodul bzw. die vollständig elektronische Anordnung weiterhin auf der Vorder- und der Rückseite flächig, d. h. thermisch optimal, montiert werden. According to the invention, it is therefore advantageously possible to carry out chips 21 , 22 , 23 with different thicknesses in a single electronic arrangement according to the invention in a sandwich construction. Furthermore, it is therefore advantageously possible according to the invention to enable the integration of signal ICs with finely structured connections and with a large number of connections into the electronic arrangement according to the invention, which is provided in particular as a power module. According to the invention, no additional parts are advantageously necessary for this. Furthermore, according to the invention there is the advantage of using an unchanged module assembly method, ie it is possible to assemble all chips in a reflow soldering process. The electronic arrangement according to the invention is moreover possible at low cost because the small additional outlay for punching and embossing processing of the as yet unpopulated DBC substrate in one tool is already possible in multiple substrate uses. The term substrate multiple use means the combination of several individual substrates for simultaneous processing. According to the invention, it is furthermore possible to use the fine structuring of the free areas 14 of the upper contacting layer 13 , 14 in the area of the external connections of the electronic arrangement according to the invention in order to enable a significantly increased number of external connections of the module. A further advantage is that, according to the invention, both the signal ICs 23 and the power chips 21 , 22 can be mounted in the same plane on the lower carrier 10 or its contact layer 8 . As a result, the complete power module or the completely electronic arrangement can continue to be mounted flat on the front and the back, that is to say thermally optimal.
Beim Stand der Technik sind die Signal-ICs auf der äußeren Oberfläche des Moduls montiert und verhindern so eine beidseitige flächige Kühlung des Moduls. In the prior art, the signal ICs are on the outside Surface of the module mounted and thus prevent one flat cooling of the module on both sides.
Der obere Träger 11 der erfindungsgemäßen elektronischen
Anordnung weist zusammen mit seiner Kontaktierungsschicht 13,
14 erfindungsgemäß die folgenden Eigenschaften auf:
Im Bereich der Powerchips 21, 22 bleibt der Aufbau der DBC-
Schicht 11 gegenüber einem oberen Träger 11 ohne Ausnehmung
12 unverändert.
The upper carrier 11 of the electronic arrangement according to the invention, together with its contacting layer 13 , 14, has the following properties according to the invention:
In the area of the power chips 21 , 22 , the structure of the DBC layer 11 remains unchanged compared to an upper carrier 11 without a recess 12 .
In den Bereichen, in denen mit Hilfe der freien Bereiche 14 der oberen Kontaktierungsschicht 13, 14 Signal-IC's 23 angeschlossen werden sollen, ist der Keramikbereich des Substrats, d. h. des oberen Trägers 11, ausgespart - d. h. es ist die Ausnehmung 12 bzw. sind die Ausnehmungen 12 vorgesehen - und die ursprünglich typischerweise 300 µm dicke Kontaktierungsschicht 13, 14 ist durch ein Stanz- und ein Prägeverfahren so verändert, dass eine fein strukturierte und in der Höhe, d. h. in zur Ebene des oberen Trägers 11 ortogonaler Richtung, an die IC-Dicke des Signal-ICs 23 angepasste Kontaktierung des Signal-ICs 23 möglich ist, ohne den Montageprozess des gesamten Moduls bzw. der gesamten elektronischen Anordnung verändern zu müssen. Dabei kann die Kontaktierungsschicht 13, 14 in ihrem freien Bereich 14 im Vergleich zu den Leistungschips 21, 22 sowohl an dickere als auch an dünnere IC-Chips 23 angepasst werden. Um den Stanz- und Prägevorgang der oberen Kontaktierungsschicht im IC- Kontaktierungsbereich der Ausnehmung 12 möglichst einfach durchführen zu können, kann es optional erfindungsgemäß hilfreich sein, die obere Kontaktierungsschicht 13, 14 im Prägebereich, d. h. im freien Bereich 14, bereits vor dem Aufsintern auf den oberen Träger 11 dünner, d. h. beispielsweise mit einer Dicke von etwa 50 bis 250 µm, auszugestalten. In the areas in which the free contact areas 14 of the upper contacting layer 13 , 14 signal IC's 23 are to be connected, the ceramic area of the substrate, that is to say the upper support 11 , is left out - that is to say it is the recess 12 or Recesses 12 are provided - and the originally typically 300 μm thick contact layer 13 , 14 is modified by a stamping and embossing process in such a way that a finely structured and in height, ie in the direction orthogonal to the plane of the upper carrier 11 , to the IC Thickness of the signal IC 23 adapted contacting of the signal IC 23 is possible without having to change the assembly process of the entire module or the entire electronic arrangement. The contacting layer 13 , 14 can be adapted in its free area 14 in comparison to the power chips 21 , 22 both to thicker and to thinner IC chips 23 . In order to be able to carry out the stamping and embossing process of the upper contacting layer in the IC contacting area of the recess 12 as simply as possible, it can optionally be helpful according to the invention to apply the upper contacting layer 13 , 14 in the embossing area, ie in the free area 14 , to the sintering area upper carrier 11 thinner, ie for example with a thickness of about 50 to 250 microns to design.
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