DE10134546A1

DE10134546A1 - Production of vertically doubled diffused MOS transistor comprises forming gate oxide layer on wafer, depositing polysilicon layer on wafer, applying further oxide layer, structuring, and further processing

Info

Publication number: DE10134546A1
Application number: DE10134546A
Authority: DE
Inventors: Ralf Lerner
Original assignee: X Fab Semiconductor Foundries GmbH
Current assignee: X Fab Semiconductor Foundries GmbH
Priority date: 2001-07-16
Filing date: 2001-07-16
Publication date: 2003-02-06

Abstract

The production of a vertically doubled diffused MOS transistor comprises forming a gate oxide layer (3) on a wafer (1); depositing a polysilicon layer (4) on the wafer; applying a further oxide layer; structuring the three-layer system formed; forming a sink region (5) by ion implantation and high temperature diffusion; forming a source region (6) in the sink region; depositing a further oxide layer; anisotropically plasma-chemical etching to remove the further oxide layer; anisotropically etching to form a trench by separating the source region and exposing the sink region using a spacer oxide; isotropically etching the spacer oxide in the lateral and vertical direction; and metallizing. An Independent claim is also included for a MOS transistor produced by the above process.

Description

Die Erfindung betrifft einen vertikalen doppelt diffundierten MOS-Transistor aus Silizium mit verbesserten Betriebsdaten und vereinfachter Herstellung. The invention relates to a vertical double-diffused Silicon MOS transistor with improved operating data and simplified production.

Dem Stand der Technik entspricht folgender Bauelementeaufbau: Eine möglichst hochdotierte Siliziumscheibe, die den Drainbereich bildet, trägt eine niedrig dotierte, d. h. hochohmige Epitaxieschicht gleichen Leitungstyps, auf welcher die Gateoxidschicht erzeugt wird. Auf dem Gateoxid wird eine Schicht polykristallinen Siliziums abgeschieden und in einem fotolithografischen Prozeß (Maskenprozeß) strukturiert. Durch Ionenimplantation und Diffusion werden Wannenbereiche mit dem entgegengesetzten Leitungstyp ausgebildet. Anschließend werden durch einen zweiten Maskenprozeß, gefolgt von Dotierung und Diffusion, die hochdotierten Sourcebereiche mit dem dem Draingebiet entsprechenden Leitungstyp in die Wannenbereiche eingebracht. Um die Polysilziumschicht elektrisch von der folgenden Schicht zu isolieren, wird eine weitere Oxidschicht abgeschieden und in einem dritten Maskenprozeß so strukturiert, daß sowohl Wannenbereiche als auch Sourcebereiche freiliegen. Das hat den Zweck, bei der nachfolgenden Metallisierung die Source- und Wannenbereiche außerhalb des Gate kurzschließen zu können, was verhindert, daß der durch Source, Wanne und Epitaxieschicht gebildete parasitäre Bipolatransistor einschalten kann. Der Basis-Emitter-Kurzschluß erfolgt dabei über den den Widerstand R_b bildenden Wannenbereich. Diese Herstellungstechnologie führt zu einer unvorteilhaften Schichtgeometrie im Gebiet des Kurzschließens, die es nicht ermöglicht, den Widerstand R_b optimal niedrig zu halten. Die Güte des Basis-Emitter-Kurzschlusses ist bei Schaltvorgängen entscheidend für die Robustheit des Bauelementes, d. h. ein niedriger Wannenwiderstand wirkt sich positiv auf die Schaltleistung des Bauelementes aus. The state of the art corresponds to the following component structure: A highly doped silicon wafer, which forms the drain region, carries a low-doped, ie high-resistance epitaxial layer of the same conductivity type, on which the gate oxide layer is produced. A layer of polycrystalline silicon is deposited on the gate oxide and patterned in a photolithographic process (masking process). By ion implantation and diffusion, well regions of the opposite conductivity type are formed. Subsequently, by a second mask process, followed by doping and diffusion, the heavily doped source regions with the conduction type corresponding to the drain region are introduced into the well regions. To electrically isolate the polysilicon layer from the next layer, another oxide layer is deposited and patterned in a third masking process to expose both well regions and source regions. This has the purpose of being able to short-circuit the source and well regions outside the gate during the subsequent metallization, which prevents the parasitic bipolar transistor formed by the source, well and epitaxial layer from being able to switch on. The base-emitter short circuit takes place via the resistor R _b forming the well area. This manufacturing technology leads to a disadvantageous layer geometry in the area of short-circuiting, which does not make it possible to optimally keep the resistance R _b low. The quality of the base-emitter short circuit is decisive for the robustness of the component during switching operations, ie a low tank resistance has a positive effect on the switching performance of the component.

Ferner verursachen die verschiedenen Maskenschritte Unsymmetrien in der Ausdehnung der unterschiedlich dotierten Zellenbereiche und machen die Technologie aufwendig. Furthermore, the various mask steps cause asymmetries in the extent of differently doped Cell areas and make the technology consuming.

Die Erfindung hat das Ziel der Verbesserung der Bauelementedaten bei gleichzeitiger Senkung der Herstellungskosten. The invention has the goal of improving the component data while reducing the cost of production.

Die Aufgabe der Erfindung besteht in der Senkung des Wannenwiderstandes R_b, verbunden damit in der Reduzierung des Flußwiderstandes und in einer Vereinfachung der Herstellungstechnologie. The object of the invention is to reduce the tub resistance R _b , associated therewith in the reduction of the flux resistance and in a simplification of the manufacturing technology.

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß eine Dreifachschicht, bestehend aus Gateoxidschicht, Polysiliziumschicht und Isolieroxidschicht auf einer hochdotierten, mit einer niedrig dotierten Epitaxieschicht versehenen Siliziumscheibe durch aufeinanderfolgendes Herstellen der Einzelschichten erzeugt und durch einen einzigen Maskenschritt strukuriert wird, so daß diese mit einer gemeinsamen Stufe in horizontaler Richtung über dem planaren Sourcegebiet außerhalb des Gatebereichs endet, die Stirnseite der Stufe mit einer durchgehenden Oxidschicht, wie sie durch eine sogen. Spacerätzung entsteht, bedeckt wird, die in einem separaten isotropen Ätzprozeß so reduziert wird, daß die Böschung dieser Oxidschicht über eine sich ausbildende Terrasse in Form eines horizontalen Teils des hochdotierten Sourcebereiches in die Böschung eines anisotrop geätzten Grabens übergeht, welcher das Sourcegebiet durchschneidet und in der angrenzenden Schicht des Wannenbereichs mit entgegengesetzter Leitfähigkeit zum Sourcegebiet endet. Auf diese Weise kann die Länge des den Wannenwiderstand bildenden Bereichs, d. h. R_b reduziert und die Robustheit des Bauelementes verbessert werden. In gleicher Weise verkürzt sich das Sourcegebiet und damit wird der Flußwiderstand um den aus dieser Verkürzung resultierenden Anteil verringert. Die Ätzung des Grabens zur Kontaktierung von Source- und Wannenbereichen erfolgt selbstpositionierend in der Mitte des Sourcegebietes (Positionierung von Wanne, Source und Kontakten durch die Öffnungen der Polysiliziumschicht). Dadurch wird eine homogene Verteilung des Stromflusses in der einzelnen Zelle sowie im Chip von Zelle zu Zelle im angeschalteten Zustand erreicht. Auch dadurch ergibt sich eine Verringerung des Flußwiderstandes sowie eine Verbesserung der Robustheit bei Schaltvorgängen. Es resultiert aus den genannten Abstandsverkürzungen auch eine Reduzierung der Zellenabmaße, d. h. die Möglichkeit der Erhöhung der Zellendichte pro Flächeneinheit. Das führt zu einer Reduzierung des Flußwiderstandes pro Flächeneinheit. Der Gesamtherstellungsprozeß der Zelle bis zur Metallisierung beinhaltet nur einen Maskenschritt, er wird dadurch einfacher und kostengünstiger. According to the invention the object is achieved in that a triple layer, consisting of gate oxide, polysilicon and Isolieroxidschicht on a highly doped, provided with a low-doped epitaxial layer silicon wafer produced by successive production of the individual layers and strukuriert by a single mask step, so that these with a common stage ends in the horizontal direction above the planar source region outside the gate region, the end face of the stage with a continuous oxide layer, as by a so-called. Spacerätzung arises, is covered, which is reduced in a separate isotropic etching process so that the slope of this oxide layer via a forming terrace in the form of a horizontal portion of the heavily doped source region into the slope of an anisotropically etched trench, which cuts through the source region and in the adjacent layer of the well region of opposite conductivity to the source region ends. In this way, the length of the tub resistance forming region, ie R _b can be reduced and the robustness of the device can be improved. In the same way, the source region is shortened and thus the flux resistance is reduced by the proportion resulting from this shortening. The etching of the trench for contacting source and well regions is self-aligned in the middle of the source region (positioning of well, source and contacts through the openings of the polysilicon layer). This achieves a homogeneous distribution of the current flow in the individual cell and in the chip from cell to cell in the switched-on state. This also results in a reduction of the flow resistance and an improvement in the robustness of switching operations. It also results from the said distance shortening a reduction of the cell dimensions, ie the possibility of increasing the cell density per unit area. This leads to a reduction of the flux resistance per unit area. The overall manufacturing process from cell to metallization involves only one mask step, making it easier and less expensive.

Die Erfindung soll anhand von Abbildungen näher erläutert werden. The invention will be explained in more detail with reference to figures become.

Es bedeuten: It means:

Fig. 1 einen Querschnitt durch eine Zelle eines vertikalen doppelt diffundierten MOS-Transistors (VDMOS) üblicher Bauart in schematischer Darstellung, Fig. 1 shows a cross section through a cell of a vertical double-diffused MOS transistor (VDMOS) of conventional design in a schematic representation;

Fig. 2 das Ersatzschaltbild eines VDMOS-Transistors, Fig. 2 shows the equivalent circuit diagram of a VDMOS transistor,

Fig. 3 die durch die verschiedenen Bereiche eines VDMOS-Transistors gebildeten, in Serie geschalteten Teilwiderstände, die sich zu dem Gesamtflußwiderstand addieren, 3 shows the series-connected partial resistances formed by the various regions of a VDMOS transistor and adding to the total flux resistance, FIG.

Fig. 4 einen Querschnitt der Schichtanordnung als Zwischenstadium der Herstellung des erfindungsgemäßen VDMOS-Transistors in schematischer Darstellung, Fig. 4 shows a cross section of the layer arrangement as an intermediate stage of fabrication of the VDMOS transistor according to the invention in a schematic representation;

Fig. 5 einen Querschnitt durch eine Zelle eines erfindungsgemäßen VDMOS-Transistors in schematischer Darstellung in einem Zwischenstadium der Herstellung nach dem Maskenschritt und der zweifachen Ionenimplantation und Diffusion zur Erzeugung der Wannen- und der Sourcebereiche einer Zelle, Fig. 5 shows a cross section through a cell of a VDMOS transistor according to the invention in a schematic illustration in an intermediate stage of production after the masking step, and the double ion implantation and diffusion for the production of the well and source regions of a cell,

Fig. 6 einen Querschnitt durch eine Zelle eines erfindungsgemäßen VDMOS-Transistors in schematischer Darstellung in einem Zwischenstadium der Herstellung nach der Spacerätzung, Fig. 6 shows a cross section through a cell of a VDMOS transistor according to the invention in a schematic illustration in an intermediate stage of production after the spacer etch,

Fig. 7 einen Querschnitt durch eine Zelle eines erfindungsgemäßen VDMOS-Transistors in schematischer Darstellung in einem Zwischenstadium der Herstellung nach der anisotropen Grabenätzung und Rückätzung des Spaceroxids, Fig. 7 shows a cross section through a cell of a VDMOS transistor according to the invention in a schematic illustration in an intermediate stage of production after the anisotropic trench etching and etching back the Spaceroxids,

Fig. 8 einen Querschnitt durch eine Zelle eines erfindungsgemäßen VDMOS-Transistors in schematischer Darstellung in einem Zwischenstadium der Herstellung mit Einzeichnung der durch die erfindungsgemäße Verfahrensweise sich verringernden Abstände. Fig. 8 shows a cross section through a cell of a VDMOS transistor according to the invention in a schematic illustration in an intermediate stage of production with delineation of the inventive procedure decreasing distances.

In Fig. 1 befindet sich auf der hochdotierten Substratscheibe aus Si (1) die mit gleichem Leitungstyp aufgewachsene hochohmige Epitaxieschicht (2). Über dem Gateoxid (3) liegt die durch einen Maskenprozeß strukturierte Polysiliziumschicht (4), durch deren Öffnungen hindurch mittels Ionenimplantation und Diffusion das Wannengebiet (5) mit entgegengesetztem Leitungstyp und nach einem zweiten Maskenprozeß sowie Implantation und Temperaturbehandlung das Sourcegebiet(6) mit dem dem Substrat und der Epitaxieschicht gleichen Leitungstyp erzeugt wurden. Ein nachfolgend aufgebrachtes Isolationsoxid (7) wurde durch einen weiteren Maskenprozeß so strukturiert, daß Bereiche (8) freigelegt sind, in denen bei der nachfolgenden Metallisierung der Wannenbereich (5) und die Sourcebereiche (6) kurzgeschlossen werden. Die Metallisierung und weitere Verfahrensschritte sind nicht dargestellt, da sie dem üblichen Ablauf entsprechen. In Fig. 1 is located on the highly doped substrate wafer of Si ( 1 ) grown with the same type of conductivity high-resistance epitaxial layer ( 2 ). Over the gate oxide ( 3 ) is the structured by a mask process polysilicon layer ( 4 ) through whose openings by means of ion implantation and diffusion the well region ( 5 ) of opposite conductivity type and after a second mask process and implantation and temperature treatment, the source region ( 6 ) with the Substrate and the epitaxial layer of the same conductivity type were generated. A subsequently applied insulation oxide ( 7 ) was structured by a further mask process so that areas ( 8 ) are exposed in which the well region ( 5 ) and the source regions ( 6 ) are short-circuited in the subsequent metallization. The metallization and further process steps are not shown, since they correspond to the usual procedure.

Fig. 2 zeigt ein vereinfachtes Ersatzschaltbild des in Fig. 1 dargestellten VDMOS-Transistors (T) mit den Anschlüssen Gate (G), Drain (D) und Source (S) und dem parasitären Bipolartransistor (B) mit dem Sourcegebiet (6) aus Figur :L als Emitter, dem Wannengebiet (5) aus Fig. 1 als Basis und dem Draingebiet (1) und (2) aus Fig. 1 als Kollektor. In beiden Figuren ist der durch das Wannengebiet sich ergebende Widerstand R_b eingezeichnet. Fig. 2 shows a simplified equivalent circuit of the VDMOS transistor shown in Fig. 1 (T) to the terminals of the gate (G), drain (D) and source (S) and the parasitic bipolar transistor (B) to the source region (6) Figure L as an emitter, the well region ( 5 ) of FIG. 1 as a base and the drain region ( 1 ) and ( 2 ) of FIG. 1 as a collector. In both figures, the resulting by the well area resistor R _{b is located} .

Die in Fig. 3 enthaltenen Teilwiderstände in Reihenschaltung addieren sich zum Gesamtflußwiderstand und erklären sich aus der Zeichnung selbst. The partial resistors in series connected in FIG. 3 add up to the total flow resistance and are explained in the drawing itself.

Fig. 4 veranschaulicht die Schichtreihenfolge des erfindungsgemäßen VDMOS-Transistors vor dem Maskenprozeß. Auf der hochdotierten (niederohmigen) Siliziumscheibe (1) des einen Leitungstyps befindet sich die aufgewachsene niedrig-dotierte Epitaxieschicht (2) des gleichen Leitungstyps. Es folgen die Gateoxidschicht (3), welche durch eine erste Oxidation erzeugt wurde und die darauf abgeschiedene Polysiliziumschicht (4) sowie eine zweite Oxidschicht (7), die z. B. durch thermische Oxidation oder durch CVD-Abscheidung hergestellt worden ist. Nach dem Maskenschritt ist die Dreifachschicht strukturiert und nach zweifacher hintereinander ablaufender Dotierung durch Ionenimplantation mit den entgegengesetzten Leitungstyp erzeugenden Ionen und jeweils nach der Dotierung folgender Diffusion sind das Wannengebiet (5) mit dem im Vergleich zum Substrat und zur Epitaxieschicht entgegengesetzten Leitungstyp und das Sourcegebiet (6) mit dem im Vergleich mit dem Substrat und der Epitaxieschicht gleichen Leitungstyp entstanden, wie das in Fig. 5 gezeigt ist. Die punktierte Linie in vertikaler Richtung zeigt die Grenze des Gateoxids nach dem Maskenprozeß an. Es liegt im Rahmen des erfinderischen Vorgehens, daß das dünne Gateoxid bei dem Maskenschritt noch nicht entfernt wird, sondern erst bei der Spacerätzung und zwar über den Kurzschlußgebieten und so einen Bestandteil des Spaceroxids bildet (horizontale Punktlinie). Fig. 4 illustrates the layer order of the VDMOS transistor according to the invention prior to the masking process. On the highly doped (low-resistance) silicon wafer ( 1 ) of the one conductivity type is the grown low-doped epitaxial layer ( 2 ) of the same conductivity type. This is followed by the gate oxide layer ( 3 ), which was produced by a first oxidation and the deposited thereon polysilicon layer ( 4 ) and a second oxide layer ( 7 ), the z. B. has been prepared by thermal oxidation or by CVD deposition. After the mask step, the triple layer is patterned, and after doping by ion implantation with ions generating the opposite conductivity type twice in succession and after each doping of the following diffusion, the well region ( 5 ) with the conductivity type opposite to the substrate and the epitaxial layer and the source region ( 6 ) with the same conductivity type as compared with the substrate and the epitaxial layer, as shown in FIG . The dotted line in the vertical direction indicates the boundary of the gate oxide after the mask process. It is within the scope of the inventive approach that the thin gate oxide is not yet removed in the mask step, but only in the Spacerätzung and that forms over the short-circuit regions and so a part of the Spaceroxids (horizontal dotted line).

Fig. 6 beinhaltet das Stadium, welches in Fortbildung des in Fig. 5 gezeigten Standes nach Abscheidung einer weiteren Oxidschicht - ggf. einer zusätzlichen Polysiliziumschicht zur Endpunkterkennung - und Wiederentfernung dieser Schicht - ggf. Schichten - auf den horizontalen Flächen durch anisotropes plasmachemisches Ätzen vorliegt. Es bleibt der auf den Stirnseiten befindliche Teil der Oxidschicht (8) erhalten. Ein solcher Prozeß ist unter der Bezeichnung Spacerätzung bekannt. FIG. 6 shows the stage which, in a further development of the state shown in FIG. 5, after deposition of an additional oxide layer-possibly an additional polysilicon layer for end point detection-and removal of this layer-possibly layers-on the horizontal surfaces by anisotropic plasma-chemical etching. The part of the oxide layer ( 8 ) located on the end faces remains intact. Such a process is known as spacer etching.

Das stehenbleibende Oxid auf der Stirnseite der Schichten (3), (4) und (7), respektive (4) und (7) mit dem Anteil des Gateoxids (4) wird als Spaceroxid bezeichnet. The remaining oxide on the front side of the layers ( 3 ), ( 4 ) and ( 7 ), respectively ( 4 ) and ( 7 ) with the proportion of the gate oxide ( 4 ) is referred to as spacer oxide.

Fig. 7 zeigt die Anordnung, nachdem ein Graben (9) durch anisotrope selektive Ätzung mit Selbstjustierung, das Sourcegebiet (6) durchtrennend, bis in den Oberflächenbereich des wannengebietes (5) reichend erzeugt wurde und nach geringfügigem Abdünnen des Spaceroxids (8) lateral und vertikal durch eine isotrope Ätzung, so daß sich dabei eine Art Terrasse oder Stufe, ausgebildet hat, an deren Oberfläche hochdotierte Sourcebereiche (10) vorliegen, an denen durch die nachfolgende Metallisierung das Kurzschließen von Source und Wannengebiet erfolgt. FIG. 7 shows the arrangement after a trench ( 9 ) has been produced by anisotropic selective self-aligned etching, severing the source region ( 6 ), reaching into the surface region of the well region ( 5 ), and after slight thinning of the spacer oxide ( 8 ), lateral and vertically by an isotropic etching, so that it has formed a kind of terrace or step, on the surface of which highly doped source regions ( 10 ) are present, at which the subsequent metallization causes the source and well region to be short-circuited.

In Fig. 8 ist zu erkennen, daß der laterale Abstand zwischen der Kante des Polysiliziums und der Kante des am nächsten gelegenen Wannenkontaktes (11) (Kontaktmetall ist nicht dargestellt) durch die Dicke der Oxidschicht (8) regulierbar ist. Durch geeignete Prozeßführung kann dadurch im Vergleich zu Fig. 1 dieser Abstand deutlich reduziert werden. Damit wird die Länge des den Widerstand R_b bildenden Wannenbereichs reduziert und damit die Robustheit des Bauelementes verbessert. In Fig. 8 it can be seen that the lateral distance between the edge of the polysilicon and the edge of the nearest well contact ( 11 ) (contact metal is not shown) is adjustable by the thickness of the oxide layer ( 8 ). By suitable process control, this distance can be significantly reduced compared to FIG. 1. This reduces the length of the well region forming the resistor R _b and thus improves the robustness of the component.

Durch Verkürzung des Abstandes (11) wird auch die Länge des Sourcebereiches reduziert und damit der Widerstand, den dieser Bereich zum gesamten Flußwiderstand des Bauelementes beiträgt. Durch Verkürzung des mit (11) gekennzeichneten Abstands ergibt sich auch die Möglichkeit, den Abstand zur Nachbarzelle des Bauelementes (12) zu verringern und so schließlich die Zellenabmaße (13) zu verkleinern, die Anzahl der Zellen pro Flächeneinheit zu erhöhen und damit auch den Flußwiderstand pro Flächeneinheit zu reduzieren. By shortening the distance ( 11 ) and the length of the source region is reduced, and thus the resistance that contributes this area to the total flow resistance of the device. By shortening the distance marked ( 11 ), there is also the possibility of reducing the distance to the neighboring cell of the component ( 12 ) and thus finally reducing the cell dimensions ( 13 ), increasing the number of cells per unit area and thus also the flow resistance per unit area.

Durch das erfindungsgemäße Vorgehen bei der Herstellung von VDMOS-Transistoren verbessern sich so die Leistungsdaten der Bauelemente bzw. es steigt die Betriebszuverlässigkeit an. Bezugszeichenliste Fig. 1
1 Substratscheibe aus Si, hochdotiert
2 Si-Epitaxieschicht, niedrig dotiert
3 Gateoxidschicht
4 Polysiliziumschicht
5 Wannenbereich, Gategebiet
6 Sourcegebiet
7 Isolieroxidschicht
8 Wannen/Sourcebereiche
R_b Widerstand des Wannenbereichs
Fig. 2
S Source des MOS-Transistors
G Gate des MOS-Transistors
D Drain des MOS-Transistors
T MOS-Transistor
B Bipolartransistor
R_b Widerstand des Wannenbereichs
Fig. 3
Rsource Widerstand des Sourcebereichs
Rkanal Widerstand des Kanalgebietes
Rakk Akkumulationsschichtwiderstand
RJFET Junctionwiderstand
Repit Widerstand der Epitaxieschicht
Rsubstrat Widerstand des Substrats
Fig. 4
1 Substratscheibe aus Si, hochdotiert
2 Si-Epitaxieschicht, niedrig dotiert
3 Gateoxidschicht
4 Polysiliziumschicht
7 Isolieroxidschicht
Fig. 5
3 Gateoxidschicht, strukturiert: Vertikale Punktlinie Gateoxid durchgehend: Horizontale Punktlinie
4 Polysiliziumschicht, strukturiert
5 Wannenbereich, Gategebiet
6 Sourcegebiet
7 Isolieroxidschicht, strukturiert
R_b Widerstand des Wannenbereichs
Fig. 6
4 Polysiliziumschicht
7 Isolieroxidschicht
8 Oxid auf den Stirnflächen des Dreischichtsystems, bzw. des Zweischichtsystems, sogen. Spaceroxid, (im Fall des Zweischichtsystems ist Gateoxid Bestandteil des Spaceroxids)
Fig. 7
4 Polysiliziumschicht
5 Wannenbereich, Gategebiet
6 Sourcegebiet
7 Isolieroxidschicht
8 Oxid auf den Stirnflächen des Dreischichtsystems, sogen. Spaceroxid
9 Graben, geätzt
10 Stufe mit freigelegter Oberfläche des hochdotierten Sourcegebietes als Kontaktfläche
Fig. 8
11 Lateraler Abstand der Kante der Polysiliziumschicht und der Kante des am nächsten gelegenen Wannenkontaktes
12 Abstand zwischen zwei Zellen eines Bauelementes
13 Ausdehnung einer Zelle eines Bauelementes
As a result of the procedure according to the invention in the production of VDMOS transistors, the performance data of the components thus improve or the reliability of operation increases. LIST OF REFERENCES FIG. 1
1 substrate disk of Si, highly doped
2 Si epitaxial layer, low doped
3 gate oxide layer
4 polysilicon layer
5 well area, gate area
6 source area
7 insulating oxide layer
8 wells / source areas
R _b resistance of the tub area
Fig. 2
S source of the MOS transistor
G gate of the MOS transistor
D drain of the MOS transistor
T MOS transistor
B bipolar transistor
R _b resistance of the tub area
Fig. 3
Rsource resistance of the source area
R channel resistance of the canal area
Rakk accumulation layer resistance
RJFET junction resistance
Repit resistance of the epitaxial layer
Rsubstrat resistance of the substrate
Fig. 4
1 substrate disk of Si, highly doped
2 Si epitaxial layer, low doped
3 gate oxide layer
4 polysilicon layer
7 insulating oxide layer
Fig. 5
3 Gate oxide layer, structured: Vertical dotted line Gate oxide continuous: Horizontal dotted line
4 polysilicon layer, structured
5 well area, gate area
6 source area
7 insulating oxide layer, structured
R _b resistance of the tub area
Fig. 6
4 polysilicon layer
7 insulating oxide layer
8 oxide on the faces of the three-layer system, or the two-layer system, so-called. Spacer oxide, (in the case of the two-layer system, gate oxide is part of the spacer oxide)
Fig. 7
4 polysilicon layer
5 well area, gate area
6 source area
7 insulating oxide layer
8 oxide on the faces of the three-layer system, so-called. Spaceroxid
9 ditch, etched
10 step with exposed surface of the heavily doped source region as a contact surface
Fig. 8
11 Lateral distance of the edge of the polysilicon layer and the edge of the nearest well contact
12 Distance between two cells of a component
13 Extension of a cell of a component

Claims

A polysilicon gate type double diffused vertical MOS transistor, characterized in that a triple layer consisting of gate oxide, polysilicon layer and insulating oxide layer terminates with a common step in the horizontal direction over the planar source region outside the gate which is end-capped with an oxide throughout; as it is by so-called. Spacerätzung arises, and the embankment of this oxide via a terrace forming horizontal part of the heavily doped source region merges into the slope of a trench, which cuts through the source region and ends in the adjacent layer of the well region of opposite conductivity to the source region and that by a metal bridge from the trench bottom , That is, from the trough area to the terrace, ie the highly doped source region extending a short-circuit is made.

2. A method for producing a vertical polysilicon double-diffused MOS transistor using a low-resistance silicon wafer, on which a high-resistance epitaxial layer of the same conductivity type is located, characterized by the sequence of the following main working steps, which are preceded by the customary steps of completion:

- Generation of the gate oxide layer on the entire disk;

Deposition of the polysilicon layer on the entire disk

- Apply another oxide layer on the whole disc

- Structuring of the three-layer system with a first mask step

- Manufacture of the tub areas with the other conductivity type by ion implantation and subsequent high-temperature diffusion

- Production of the source region in the tub area with the opposite conductivity type

- Deposition of a further oxide layer

- Anisotropic plasmachemic etching to remove the further oxide layer on the surfaces with horizontal extension (Spacerätzung); Fate of the oxide layer (spacer oxide) on the end faces of the layers

Anisotropic etching for generating the trench for the purpose of separating the source regions and exposing the well regions with the aid of the spacer oxide in a self-adjusting manner

Slight isotropic etching of the spacer oxide in the lateral and vertical directions (exposing highly doped source regions on the planar surface, forming a shoulder in the embankment formed by spacer oxide and trench)

- metallization (possibly before creating a heavily doped area on the drain surface)

3. Method of making a vertical double Diffused MOS transistor according to claim 2, characterized in that in the masking process, only the double layer of polysilicon and Insulating oxide is structured as part of the triple layer, the Gate oxide in the implantation processes as a protective oxide exist remains, this forms a part of the spacer oxide and only eliminated with the anisotropic spacer etching in the short-circuit region becomes.

4. Method of making a vertical double diffused MOS transistor according to claim 2 or 3, characterized characterized in that for better execution of the spacer etching before this still a very thin polysilicon layer for Endpunkterkennug the etching is deposited, which in the following Etching is removed with.

5. A method for producing a vertical double-diffused MOS transistor according to claim 2 or 3, characterized in that are set by means of the isotropic etching of the spacer oxide R _b and the flow resistance.