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DE10129237A1 - Verfahren zur Bearbeitung von Daten - Google Patents

Verfahren zur Bearbeitung von Daten

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Publication number
DE10129237A1
DE10129237A1 DE10129237A DE10129237A DE10129237A1 DE 10129237 A1 DE10129237 A1 DE 10129237A1 DE 10129237 A DE10129237 A DE 10129237A DE 10129237 A DE10129237 A DE 10129237A DE 10129237 A1 DE10129237 A1 DE 10129237A1
Authority
DE
Germany
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code
processor
extracted
interface
reconfigurable
Prior art date
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Withdrawn
Application number
DE10129237A
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English (en)
Inventor
Frank May
Armin Nueckel
Martin Vorbach
Markus Weinhardt
Joao Manuel Paiva Cardoso
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Pact Informationstechnologie GmbH
Original Assignee
Pact Informationstechnologie GmbH
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Publication date
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Priority to AU2001289737A priority patent/AU2001289737A1/en
Priority to US09/967,498 priority patent/US20040015899A1/en
Priority to AU2002254921A priority patent/AU2002254921A1/en
Priority to AU2002257615A priority patent/AU2002257615A1/en
Priority to PCT/EP2002/002398 priority patent/WO2002071248A2/de
Priority to US10/469,909 priority patent/US7444531B2/en
Priority to PCT/EP2002/002403 priority patent/WO2002071249A2/de
Priority to EP02727358A priority patent/EP1540507B1/de
Priority to EP02712937A priority patent/EP1454258A2/de
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Priority to US10/469,910 priority patent/US20070299993A1/en
Priority to US10/471,061 priority patent/US7581076B2/en
Priority to PCT/EP2002/002402 priority patent/WO2002071196A2/de
Priority to EP02724198.3A priority patent/EP1386220B1/de
Priority to JP2002570103A priority patent/JP2004535613A/ja
Priority to JP2002570104A priority patent/JP2004536373A/ja
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Priority to AT02780770T priority patent/ATE478381T1/de
Priority to DE50214592T priority patent/DE50214592D1/de
Priority to EP10005502A priority patent/EP2224330B1/de
Priority to EP02780770A priority patent/EP1402382B1/de
Priority to DE10227650A priority patent/DE10227650A1/de
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Priority to JP2003505782A priority patent/JP2004533691A/ja
Priority to PCT/EP2002/006865 priority patent/WO2002103532A2/de
Priority to US10/480,003 priority patent/US7657877B2/en
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Priority to JP2008249115A priority patent/JP2009043275A/ja
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Priority to US12/570,984 priority patent/US8312301B2/en
Priority to US12/640,201 priority patent/US20100095094A1/en
Priority to US12/944,068 priority patent/US9037807B2/en
Priority to US13/043,102 priority patent/US20110173389A1/en
Priority to US13/653,639 priority patent/US9075605B2/en
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7867—Architectures of general purpose stored program computers comprising a single central processing unit with reconfigurable architecture

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Abstract

Die Erfindung betrifft ein Verfahren zur Übersetzung von Programmen auf ein System, bestehend aus wenigstens einem ersten Prozessor und einer rekonfigurierbaren Einheit. Hierbei ist vorgesehen, daß die Codeteile, die für die rekonfigurierbare Einheit geeignet sind, bestimmt und extrahiert werden und der verbleibende Code zur Abarbeitung durch den ersten Prozessor derart extrahiert wird.

Description

Die vorliegende Erfindung befaßt sich mit herkömmlichen, d. h. konventionellen und rekonfigurierbaren Architekturen sowie mit Verfahren hierfür, die eine Übersetzung einer klassischen Hochsprache (PROGRAMM), wie Pascal, C, C++, Java, etc. ermög­ lichen, insbesondere auf eine rekonfigurierbare Architektur.
Unter einer konventionellen Prozessorarchitektur (PROZESSOR) werden vorliegend beispielsweise sequentielle Prozessoren mit einer von-Neumann- oder Havardarchitektur verstanden, wie z. B. Kontroller, CISC-, RISC-, VLIW-, DSP- u. ä. Prozessoren.
Unter einer rekonfigurierbaren Zielarchitektur werden vorlie­ gend Bausteine (VPU) mit konfigurierbarer Funktion und/oder Vernetzung verstanden, insbesondere integrierte Bausteine mit einer Mehrzahl von ein- oder mehrdimensional angeordneten, arithmetischen und/oder logischen und/oder analogen und/oder speichernden Baugruppen, die direkt oder durch ein Bussystem miteinander verbunden sind.
Zur Gattung dieser Bausteine zählen insbesondere systolische Arrays, neuronale Netze, Mehrprozessor-Systeme, Prozessoren mit mehreren Rechenwerken und/oder logischen Zellen, Vernet­ zungs- und Netzwerkbausteine wie z. B. Crossbar-Schalter, ebenso wie bekannte Bausteine der Gattung FPGA, DPGA, XPUTER, etc. Hingewiesen wird insbesondere in diesem Zusammenhang auf die folgenden Schutzrechte desselben Anmelders: P 44 16 881.0-53, DE 197 81 412.3, DE 197 81 483.2, DE 196 54 846.2-53, DE 196 54 593.5-53, DE 197 04 044.6-53, DE 198 80 129.7, DE 198 61 088.2-53, DE 199 80 312.9, PCT/DE 00/01869, DE 100 36 627.9-33, DE 100 28 397.7, DE 101 10 530.4, DE 101 11 014.6, PCT/EP 00/10516, EP 01 102 674.7. Diese sind hiermit zu Offenbarungszwecken vollumfänglich eingegliedert.
Es hat sich gezeigt, daß es bestimmte Verfähren und Pro­ grammabläufe gibt, die sich besser mit einer rekonfigurierba­ re Architektur abarbeiten lassen als mit einer konventionel­ len Prozessorarchitektur. Umgekehrt gibt es auch solche Ver­ fahren und Programmabläufe, die besser mit einer konventio­ nellen Prozessorarchitektur ausgeführt werden können.
Die Aufgabe dieser Erfindung besteht darin Neues für die ge­ werbliche Anwendung bereitzustellen.
Die Lösung dieser Aufgabe wird in unabhängiger Form bean­ sprucht.
Es wurde erkannt, daß es wünschenswert ist, daß Verfahren zur Datenverarbeitung so ausgelegt werden, daß nur die jeweils für die rekonfigurierbare Zielarchitektur besonders geeigne­ ten Teile des zu übersetzenden Programmes extrahiert werden. Die verbleibenden Teile des Programmes können dann auf eine konventionelle Prozessorarchitektur übersetzt werden.
Weiterhin sei angemerkt, daß die Verfahren auch auf Gruppen von mehreren Bausteinen angewendet werden können.
Systemaufbau
Ein PROZESSOR wird derart mit einer oder mehreren VPU(s) ver­ bunden, daß ein effizienter Informationsaustausch, insbeson­ dere in Form von Daten- und Statusinformation möglich ist.
Die Anordnung eines herkömmlichen Prozessors und eines rekon­ figurierbaren Prozessors, dergestalt, daß eine Daten- und Sta­ tusinformation zwischen denselben während der Abarbeitung ei­ nes oder mehrere Programme möglich ist und/oder ohne daß ins­ besondere die Datenverarbeitung auf dem rekonfigurierbaren Prozessor und/oder dem herkömmlichen Prozessor signifikant unterbrochen werden muß, sowie die Ausbildung eines derarti­ gen Systems soweit aus dem nachfolgenden ersichtlich, wird gleichfalls beansprucht.
Es werden zunächst beispielsweise folgende Verbindungsverfah­ ren und -mittel verwendet:
  • a) Shared-Memory
  • b) Netzwerk (beispielsweise Bussysteme wie z. B. PCI-Bus, Se­ rielle Busse wie z. B. Ethernet)
  • c) Kopplung an einen internen Registersatz oder mehrere in­ terne Registersätze
  • d) andere Speichermedien (Festplatte, Flash-ROM, etc.)
Es sei erwähnt, daß hier als ein "Prozessor" auch ein Dual- Prozessorsystem und/oder ein andere Anordnungen aufweisendes System insbesondere mit mehr als zwei konventionellen Prozes­ soren gemeint sein kann. Gleichfalls und/oder alternativ sind mehrere rekonfigurierbare Bausteine gleichzeitig verwendbar.
Übersetzungsprinzip
Aus einem PROGRAMM werden mittels eines PRÄPROZESSORS die Teile extrahiert, die sich auf die jeweils bestimmte(n) VPU(s) effizient und/oder sinnvoll abbilden lassen. Diese Teile werden in einem für VPUs geeigneten Format ausgegeben (NML).
Der verbleibende Code und/oder der extrahierte Code wird an der Stelle der durch die Extraktion fehlenden Code-Teile um einen Interface-Code erweitert, der entsprechend der Archi­ tektur des Zielsystems die Kommunikation zwischen PROZES­ SOR(en) und VPU(s) steuert. Der verbleibende und ggf. erwei­ terte Code wird in Form einer klassischen Hochsprache ausge­ geben (HOSTCODE), wobei die Gattung des ausgegebenen Codes insbesondere exakt der Gattung der ursprünglichen HOCHSPRACHE entsprechen kann.
Diese extrahierte HOCHSPRACHE wird mittels eines gewöhnlichen Standard-Übersetzers für den/die jeweiligen PROZESSOR(en) übersetzt, wobei es möglich ist, dies so zu gestalten, daß keinerlei besondere Anpassung des Übersetzers an die verwen­ dete Datenverarbeitungsarchitektur notwendig ist.
Durch dieses Verfahren wird der Implementierungsaufwand der Programmierumgebung erheblich vereinfacht. Zudem kann der An­ wender den PROZESSOR weiterhin in der ihm bekannten Program­ mierumgebung, die er frei wählen kann, programmieren und de­ buggen.
Übersetzungsablauf Extraktion
Zunächst wird der für eine VPU geeignet erscheinende Code aus dem PROGRAMM extrahiert. Die Extraktion kann auf unterschied­ lichen Methoden basieren, die einzeln oder kombiniert ange­ wendet werden. Folgende Methoden sollen beispielhaft detail­ lierter beschrieben werden.
Extraktion durch Hints
Der Programmierer gibt explizit durch Hinweise (Hints) inner­ halb des PROGRAMMES Anweisungen, welche Teile extrahiert wer­ den sollen. Beispielsweise kann dies folgendermaßen erfolgen:
. . .
Code
. . .
/ / START_NML_EXTRACTION
Zu extrahierender Code
/ / END_NML_EXTRACTION
. . .
Code
. . .
"/ / START_NML_EXTRACTION" kennzeichnet den Beginn eines zu extrahierenden Codes.
"/ / END_NML_EXTRACTION" kennzeichnet das Ende eines zu extra­ hierenden Codes.
In einem solchen Fall ist die Einheit zur Umsetzung des Pro­ gramms in Konfigurationscodes dazu ausgebildet, die Hints be­ ziehungsweise Umsetzungsvorgaben zu erkennen.
Extraktion durch Aufruf von NML-Routinen
Der Programmierer implementiert Teile des PROGRAMMES direkt in NML und springt in die NML-Routinen durch Aufrufe (calls). Beispielsweise erfolgt dies derart:
  • a) NML-Code
    . . .
    procedure EXAMPLE
    begin
    . . .
    end
    . . .
  • b) PROGRAMM Code
    . . .
    Code
    . . .
    call EXAMPLE / / Aufruf des NML-Codes
    . . .
    Code
    . . .
In diesem Fall ist die Einheit zur Umsetzung dazu ausge­ bildet, NML-Programmteile, das heißt Programmteile zur Aus­ führung in und/oder auf einem rekonfigurierbaren Array in ein größeres Programm einzubinden.
Extraktion durch Analyse
Durch an die jeweilig VPU angepaßte Analysemethoden werden Teile innerhalb des PROGRAMMES erkannt, die effizient und/oder sinnvoll auf die VPU abbildbar sind. Diese Teile werden aus dem PROGRAMM extrahiert.
Eine beispielsweise für viele VPUs geeignete Analysemethode ist der Aufbau von Datenfluß- und/oder Kontrollflußgraphen aus dem PROGRAMM. Diese Graphen können hinsichtlich ihrer möglichen Partitionierung und/oder Abbildung auf die Ziel-VPU automatisch untersucht werden. In diesem Fall werden die Tei­ le der generierten Graphen bzw. die entsprechenden PROGRAMM- Teile, extrahiert; die sich hinreichend gut partitionieren und/oder abbilden lassen. Hierzu kann eine Partitionierbar­ keits- und/oder Abbildbarkeitsanalyse erfolgen, die die je­ weilige Eigenschaft bewertet.
Übersetzung in NML
Eine für die implementierte VPU geeignete Übersetzung des ex­ trahierten Codes nach NML wird durchgeführt.
Für datenflußorientierte VPUs kann beispielsweise automatisch ein Datenfluß- und/oder Kontrollflußgraph aufgebaut werden. Die Graphen werden dann in NML-Code übersetzt. Dabei kann ge­ gebenenfalls bereits das Abbilden auf die VPU erfolgen, bei­ spielsweise mittels der Durchführung des Plazierens der benö­ tigten Ressourcen und des Routens der Verbindungen (Place and Route). Dies geschieht zum Beispiel nach typischen bekannten Regeln des Plazierens und Routens.
Analyse
Mittels einer automatischen Analysemethode wird der extra­ hierte Code und/oder der übersetzte NML-Code auf seine Verar­ beitungseffizienz hin analysiert. Dabei ist die Analysemetho­ de bevorzugt so gewählt, daß der Interface-Code und die dar­ aus entstehenden Performanceeinflüsse an geeigneter Stelle mit in die Analyse einfließen.
Gegebenenfalls wird die Analyse durch eine komplette Überset­ zung und Implementierung auf dem Hardware-System durchge­ führt, indem das PROGRAMM ausgeführt und mit geeigneten Me­ thoden, wie sie beispielsweise nach dem Stand der Technik be­ kannt sind, vermessen wird.
Loop
Basierend auf den durchgeführten Analysen, können verschiede­ ne durch die Extraktion für eine VPU gewählte Teile als unge­ eignet identifiziert werden. Umgekehrt kann die Analyse erge­ ben, daß bestimmte für einen PROZESSOR extrahierte Teile zur Ausführung auf einer VPU geeignet wären.
Eine optionale Schleife, die nach der Analyse basierend auf geeigneten Entscheidungskriterien zurück in den Extraktion­ steil führt, um diesen mit entsprechend der Analyse angepaß­ ten Extraktionsvorgaben erneut auszuführen, ermöglicht die Optimierung des Übersetzungsergebnisses. Man hat somit eine Iteration.
Die Schleife kann an mehreren unterschiedlichen Stellen in den Compilerlauf eingebracht sein.
Einbindung der PROZESSOR- und VPU-Compiler
Der ausgegebene Code ist üblicherweise vollständig und ohne weitere Eingriffe auf den jeweils nachfolgenden Compilern ausführbar. Gegebenenfalls werden Compilerflags und Con­ straints für die nachfolgenden Compiler generiert, wobei der Anwender optional eigene Vorgaben hinzufügen und/oder die ge­ nerierten Vorgaben modifizieren kann. Die nachfolgenden Com­ piler benötigen keine wesentlichen Modifikationen, sodaß Standard-Tools einsetzbar sind.
Das vorgeschlagene Verfahren eignet sich somit beispielsweise insbesondere als Präprozessor vor Compilern und Entwicklungs­ systemen.
Interface-Code
Der Interface-Code, der in den extrahierten Code eingesetzt wird, kann durch unterschiedliche Verfahren vorgegeben wer­ den. Bevorzugt wird der Interface-Code in einer Datenbank ab­ gelegt, auf die zugegriffen wird. Die Einheit zur Umsetzung kann so ausgebildet sein, daß sie eine Auswahl des Program­ mierers berücksichtigt, der beispielsweise durch Hinweise im PROGRAMM oder durch Compilerflags den passenden Interface- Code auswählt. Dabei kann der für das jeweils verwendete Im­ plementierungsverfahren geeignete Interface-Code gewählt wer­ den.
Die Datenbank selbst kann durch unterschiedliche Methoden aufgebaut und gewartet werden. Einige Beispiele sollen zur Verdeutlichung der Möglichkeiten angeführt werden:
  • a) Der Interface-Code kann vom Lieferanten des Compilers für bestimmte Verbindungsverfahren vorgegeben werden. Dies kann bei der Organisation der Datenbank berücksichtigt werden, indem entsprechende Speichermittel für diese An­ gaben bereitgehalten werden.
  • b) Der Interface-Code kann vom Benutzer, der den Systemauf­ bau bestimmt hat, selbst geschrieben oder aus bestehenden (Beispiel-) Interface-Codes modifiziert und der Datenbank zugefügt werden. Das Datenbankmittel wird hierzu bevor­ zugt benutzermodifizierbar gestaltet, um dem Benutzer die Datenbankmodifikation zu ermöglichen.
  • c) Der Interface-Code kann von einem Entwicklungssystem, mit dem beispielsweise der Systemaufbau geplant und/oder be­ schrieben und/oder getestet wurde, automatisch generiert werden.
Der Interface-Code ist gewöhnlicherweise derart gestaltet, daß er den Anforderungen der Programmiersprache entspricht, in der der extrahierte Code vorliegt in den der Interface- Code eingefügt werden soll.
Debugging und Integration der Toolsets
In die Interface-Codes können Kommunikationsroutinen einge­ führt werden, um die unterschiedlichen Entwicklungssysteme für PROZESSOR und VPU zu synchronisieren. Insbesondere kann der Code für die jeweiligen Debugger aufgenommen werden.
Der Interface-Code steuert den Datenaustausch zwischen PRO­ ZESSOR und VPU. Er ist daher eine geeignete und bevorzugte Schnittstelle, um die jeweiligen Entwicklungssysteme und De­ buggets zu steuern. Es ist beispielsweise möglich, einen De­ bugger für den PROZESSOR solange zu aktivieren, wie die Daten von dem Prozessor verarbeitet werden. Sobald die Daten über den Interface-Code an eine (oder mehrere) VPU übergeben wer­ den, ist ein Debugger für VPUs zu aktivieren. Wird der Code zurück an den PROZESSOR gesendet, soll wiederum der PROZES­ SOR-Debugger aktiviert werden.
Es ist daher also möglich und bevorzugt, derartige Abläufe durch das Einfügen von Steuercodes für Debugger und/oder Ent­ wicklungssysteme in den Interface-Code abzuwickeln.
Die Kommunikation und Steuerung zwischen den unterschiedli­ chen Entwicklungssystemen soll daher bevorzugt mittels in die Interface-Codes von PROZESSOR und/oder VPU eingebrachte Steu­ ercodes abgewickelt werden. Die Steuercodes können dabei be­ stehenden Standards für die Steuerung von Entwicklungssyste­ men weitgehend entsprechen.
Die Verwaltung und Kommunikation der Entwicklungssysteme wird vorzugsweise wie beschrieben in die Interface-Codes abgewic­ kelt, kann jedoch - sofern sinnvoll - auch getrennt von die­ sen, nach einem entsprechenden ähnlichen Verfahren abgewic­ kelt werden.
Beschreibung der Figuren
Fig. 1 verdeutlicht das vorgeschlagene Verfahren und zeigt einen möglichen Systemaufbau. Dabei ist ein PROZESSOR (0101) über ein geeignetes Interface (0102) zum Daten- und Statu­ saustausch mit einer VPU (0103) verbunden.
Ein PROGRAMM-Code (0110) wird in einen für den PROZESSOR ge­ eigneten Teil (0111) und einen VPU-geeigneten Teil (0112) zerlegt.
0111 wird durch einen Standard-Compiler (0113) übersetzt, wo­ bei zusätzlicher Code zur Beschreibung und Verwaltung des In­ terfaces (0102) aus einer Datenbank (0114) eingefügt wird. Auf 0101 ausführbarer sequentieller Code wird generiert (0116) und sofern notwendig die entsprechende Programmierung (0117) des Interfaces (0102).
0112 wird durch einen VPU-Compiler (0115) übersetzt, wobei ein zusätzlicher Code zur Beschreibung und Verwaltung des Inter­ faces (0102) aus einer Datenbank (0114) eingefügt wird. Auf 0103 ausführbare Konfigurationen werden generiert (0118) und sofern notwendig die entsprechende Programmierung (0119) des Interfaces (0102).
In Fig. 2 ist beispielhaft ein prinzipieller Ablauf einer Compilation dargestellt. Ein PROGRAMM (0201) wird in der Ex­ traktionseinheit (0202) nach unterschiedlichen Verfahren in VPU-Code (0203) und PROZESSOR-Code (0204) zerlegt. Unter­ schiedliche Methoden können in beliebiger Kombination zur Ex­ traktion angewendet werden, beispielsweise Hinweise im ur­ sprünglichen PROGRAMM (0205), Unterprogrammaufrufe (0206) und/oder Analyseverfahren (0207). Der jeweils extrahierte Code wird ggf. übersetzt und ggf. auf seine Eignung für das jeweilige Zielsystem hin überprüft (0208). Dabei ist eine Rückkopplung (0209) auf die Extraktion möglich, um Verbesse­ rungen durch eine geänderte Zuordnung der Codes zum PROZESSOR oder einer VPU zu erhalten.
Danach (0211) wird 0203 durch den Interface-Code aus einer Datenbank (0210) erweitert (0212) und/oder 0204 wird durch den Interface-Code aus 0210 zu 0213 erweitert.
Der entstandene Code wird auf seine Performance analysiert (0214), ggf. ist eine Rückkopplung (0215) auf die Extraktion möglich, um Verbesserungen durch eine geänderte Zuordnung der Codes zum PROZESSOR oder einer VPU zu erhalten.
Der entstandene VPU-Code (0216) wird für eine weitere Über­ setzung an einen nachgeschalteten für die VPU geeigneten Com­ piler weitergegeben. Der entstandene PROZESSOR-Code (0217) wird für die weitere Übersetzung in einem beliebigen nachge­ schalteten für den PROZESSOR geeigneten Compiler weiterverar­ beitet.
Es soll angemerkt werden, daß einzelne Schritte je nach Ver­ fahren ausgelassen werden können. Wesentlich ist, daß weitge­ hend kompletter und ohne Eingriff durch den Programmierer di­ rekt übersetzbarer Code an die jeweils nachgeschalteten Com­ pilersysteme ausgegeben wird.
Die Datenbank für die Interface-Codes (0210) wird unabhängig und vor dem Compilerdurchlauf aufgebaut. Beispielsweise sind folgende Quellen für die Datenbank möglich: Vom Lieferanten vorgegeben (0220), vom Benutzer programmiert (0221) oder au­ tomatisch von einem Entwicklungssystem generiert (0222).
Zusammenfassend befaßt sich die vorliegende Erfindung mit Verfahren, die eine Übersetzung einer klassischen Hochsprache wie Pascal, C, C++, Java, etc. auf eine rekonfigurierbare Ar­ chitektur ermöglicht. Das Verfahren ist derart ausgelegt, daß nur die jeweils für die rekonfigurierbare Zielarchitektur ge­ eigneten Teile des zu übersetzenden Programmes extrahiert werden. Die verbleibenden Teile des Programmes werden auf ei­ ne konventionelle Prozessorarchitektur übersetzt.

Claims (14)

1. Verfahren zur Übersetzung von Programmen auf ein System bestehend aus wenigstens einem ersten Prozessor und einer rekonfigurierbaren Einheit, dadurch gekennzeichnet, daß die Codeteile, die für die rekonfigurierbare Einheit ge­ eignet sind, bestimmt und extrahiert werden und der verbleibende Code zur Abarbeitung durch den ersten Prozessor derart extrahiert wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem für den Prozessor extrahierten Code derart Interface-Code zugefügt wird, daß eine Kommunikation zwischen Prozessor und rekonfigurierbarer Einheit entsprechend des Systems möglich ist.
3. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß dem für die rekonfigurierbare Einheit extrahierten Code derart Interface-Code zugefügt wird, daß eine Kommunikation zwischen Prozessor und rekonfigurierba­ rer Einheit entsprechend des Systems möglich ist.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zu extrahierende Code aufgrund von Analysen festge­ stellt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zu extrahierende Code aufgrund von Hinweisen im Code festgestellt wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der zu extrahierende Code aufgrund von Aufrufen von Unter­ programmen festgestellt wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Interface-Code eine Speicherkopplung (Shared-Memory) vorsieht.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der Interface-Code eine Registerkopplung vorsieht.
9. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Interface-Code eine Kopplung mittels eines Netzwerkes vorsieht.
10. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der extrahierte Code analysiert wird und gegebenenfalls die Extraktion mit neuen verbesserten Parametern erneut gestartet wird.
11. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß dem extrahierten Code Steuer-Code zur Verwaltung und/oder Steuerung und/oder Kommunikation der Entwicklungssysteme zugefügt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche, worin der erste Prozessor eine konventionelle Prozessorarchitek­ tur aufweist, insbesondere ein Prozessor mit von -Neumann- und/oder Harvardarchitektur, Kontroller, CISC-, RISC-, VLIW-, DSP-Prozessor.
13. Verfahren insbesondere nach einem der vorhergehenden An­ sprüche zur Übersetzung von Programmen auf ein System be­ stehend aus einem Prozessor und einer rekonfigurierbaren Einheit, dadurch gekennzeichnet, daß
die Codeteile, die für die rekonfigurierbare Einheit ge­ eignet sind, extrahiert werden,
der verbleibende Code derart extrahiert wird, daß er mit­ tels eines beliebigen gewöhnlichen unmodifizierten für den Prozessor geeigneten Compilers übersetzbar ist.
14. Vorrichtung zur Datenverarbeitung mit wenigstens einem herkömmlichen Prozessor und wenigstens einer rekonfigu­ rierbaren Einheit, dadurch gekennzeichnet, daß sie ein Mittel zum Informationsaustausch, insbesondere in Form von Daten- und Statusinformation zwischen herkömmlichem Pro­ zessor und rekonfigurierbarer Einheit aufweist, wobei das Mittel so ausgebildet ist, daß eine Daten- und Statusinfor­ mation zwischen denselben während der Abarbeitung eines oder mehrerer Programme möglich ist und/oder ohne daß ins­ besondere die Datenverarbeitung auf dem rekonfigurierbaren Prozessor und/oder dem herkömmlichen Prozessor signifikant unterbrochen werden muß.
DE10129237A 2000-07-24 2002-06-20 Verfahren zur Bearbeitung von Daten Withdrawn DE10129237A1 (de)

Priority Applications (49)

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