DE10117801B4

DE10117801B4 - Halbleiterleistungsbauelement und entsprechendes Herstellungsverfahren

Info

Publication number: DE10117801B4
Application number: DE10117801A
Authority: DE
Inventors: Robert Dr. Plikat; Wolfgang Dr. Feiler
Original assignee: Robert Bosch GmbH
Current assignee: Robert Bosch GmbH
Priority date: 2001-04-10
Filing date: 2001-04-10
Publication date: 2005-12-22
Anticipated expiration: 2021-04-11
Also published as: GB2380318A; GB0208150D0; GB2380318B; DE10117801A1; ITMI20020716A1; ITMI20020716A0; US6674125B2; US20020177285A1

Abstract

Halbleiterleistungsbauelement mit:
einem rückseitigen Anodenkontakt (302);
einem rückseitigen Emitterbereich (305) eines ersten Leitungstyps, welcher mit dem rückseitigen Anodenkontakt (302) verbunden ist;
einem Driftgebiet (304, 314, 340), welches mit dem rückseitigen Emitterbereich (305) verbunden ist und teilweise an die vorderseitige Oberfläche reicht;
einer vorderseitigen MOS-Steuerstruktur (303, 306, 308, 309) mit einem Sourcebereich (306) des zweiten Leitungstyps und einem Bodybereich (308) des ersten Leitungstyps, welche in das Driftgebiet (304, 314, 340) eingebracht sind, und einem über dem Bodybereich (308) und über einem daran angrenzenden an die vorderseitige Oberfläche reichenden Teil (304, 314) des Driftgebiets (304, 314, 340) isoliert angeordneten Steuerkontakt (303, 303'); und
einem vorderseitigen Kathodenkontakt (301), welcher mit dem Sourcebereich (306) und dem Bodybereich (308) verbunden ist;
wobei
das Driftgebiet (304, 314, 340) ein ersten Driftbereich (340) des zweiten Leitungstyps, einen zweiten Driftbereich (304) des zweiten Leitungstyps und einen dritten Dritftbereich (314) des ersten...

Description

Die vorliegende Erfindung betrifft ein Halbleiterleistungsbauelement und ein entsprechendes Herstellungsverfahren.
Obwohl auch auf andere ähnliche Halbleiterleistungsbauelemente anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf einen vertikalen IGBT (Insulated Gate Bipolar Transistor) erläutert.
Allgemein werden die IGBTs als Leistungsschalter im Bereich von einigen hundert bis einigen tausend Volt Sperrspannung eingesetzt. Insbesondere ist der Einsatz von solchen IGBTs als Zündtransistor, d.h. als Schalter auf der Primärseite einer Zündspule, von besonderem Interesse.

Die Struktur eines vertikalen IGBT ist ähnlich derjenigen eines VDMOS-Transistors, allerdings mit dem Unterschied, dass auf seiner Anodenseite ein p⁺-Emitter anstelle eines n⁺-Substrats bei dem VDMOS-Transistor angeordnet ist. Aus der DE 31 10 230 C3 ist ein vertikales MOSFET-Bauelement mit der Grundstruktur eines vertikalen IGBT bekannt.

Aus der DE 199 54 351 A1 ist ein Halbleiterbauelement mit einem Zonenübergang bekannt. Dieser Zonenübergang besitzt eine Driftschicht, die aus einer pn-Parallelschicht besteht, welche im EIN-Zustand Elektrizität leitet und im AUS-Zustand verarmt ist.

Aus der US 6,103,578 A ist ein Halbleiterbauelement mit einer vergrabenen n-Diffusionsschicht und einer vergrabenen p-Diffusionsschicht in Sandwichbauweise bekannt. Zur Trennung der beiden unterschiedlichen Diffusionsschichten ist eine Isolationsschicht eingefügt. Zur elektrischen Anbindung der beiden Diffusionsschichten ist in der Nähe der Oberfläche eine n⁺-Diffusionsregion innerhalb eines an die Diffusionsschichten angrenzenden p-dotierten Bereichs eingebracht. Zwischen den p-dotierten Bereichen ist eine Gate-Elektrode mit einer isolierenden Schicht zu den p-dotierten Bereichen aufgebracht.

Prinzipiell lassen sich dabei zwei Typen des vertikalen IGBT bzw. V-IGBT unterscheiden, nämlich der sog. Punch-Through-IGBT (PT) und der sog. Non-Punch-Through-IGBT, wie beispielsweise in Laska et al., Solid-State-Electronics, Band 35, Nr. 5, Seiten 681-685, beschrieben.

Anhand von 7 und 8 werden nachstehend die Grundeigenschaften dieser beiden IGBT-Typen beschrieben.

7 zeigt eine schematische Querschnittsdarstellung eines NPT-IGBT, dessen aktives Gebiet, dargestellt durch das Bezugszeichen 200, zellenförmige oder streifenförmige MOS-Steuerköpfe 203, 206, 207, 208, 209 aufweist. Im einzelnen bezeichnet dabei Bezugszeichen 208 eine p-Bodyzone, 206 ein n⁺-Sourcegebiet, 207 ein p⁺-Kontaktgebiet zum Anschließen der p-Bodyzone 208 an einen Kathodenanschluss 201, welcher gleichzeitig mit dem n⁺- Sourcegebiet 206 verbunden ist, 203 einen Gateanschluss, 209 ein Gateoxid und 210 ein Zwischenoxid. Des weiteren bezeichnet 204 ein n^–-Driftgebiet, 205 einen rückseitigen p⁺-Emitter und 202 einen Anodenanschluß.

Der NPT-IGBT gemäß 7 wird üblicherweise auf einem niedrigdotieren n^–-Substrat mit hoher Ladungsträgerlebensdauer hergestellt. Nach dem Einbringen der Diffusionsprofile auf der Wafervorderseite VS zur Erstellung der MOS-Steuerköpfe 203, 206, 207, 208, 209 wird auf der Waferrückseite RS der p⁺-Emitter 205 in sehr flacher Form mit nur wenigen μm Eindringtiefe (d ≈ einige μm) und schlechtem Emitterwirkungsgrad hergestellt. Dieser transparente Emitterbereich 205 dient dazu, ein schnelles Abschalten des Stroms im dynamischen Betrieb dieses Bauelements mit dem Ziel zu gewährleisten, die Abschaltverluste klein zu halten. Um trotz eines derart schlechten Emitterbereichs 205 befriedigende Durchlasseigenschaften zu erzielen, muß die Trägerlebensdauer im n^–-Driftgebiet 204 möglichst hoch gewählt werden. Ferner ist die Dicke des n^–-Driftgebiets 204 unter Berücksichtigung der gewünschten Sperrfähigkeit des Bauelements möglichst klein zu wählen. Als Folge davon müssen gerade im Bereich von Sperrfähigkeiten um 1 kV und darunter sehr dünne Wafer prozessiert werden. Dies ist sehr aufwendig und erst in den letzten Jahren möglich geworden. Siehe dazu beispielsweise T. Laska et al., Conf. Proc. ISPSD'97, Seiten 361-364.

8 zeigt eine schematische Querschnittsdarstellung eines PT-IGBT, dessen aktives Gebiet, dargestellt durch das Bezugszeichen 100, zellenförmige oder streifenförmige MOS-Steuerköpfe 103, 106, 107, 108, 109 aufweist. Im einzelnen bezeichnet dabei Bezugszeichen 108 eine p-Bodyzone, 106 ein n⁺-Sourcegebiet, 107 ein p⁺-Kontaktgebiet zum Anschließen der p-Bodyzone 108 an einen Kathodenanschluss 101, welcher gleichzeitig mit dem n⁺-Sourcegebiet 106 verbunden ist, 103 einen Gateanschluss, 109 ein Gateoxid und 110 ein Zwischenoxid. Des weiteren bezeichnet 104 ein n^–-Driftgebiet und 150 ein n-Buffergebiet, 105 einen rückseitigen p⁺-Emitter und 102 einen Anodenanschluß.

Der PT-IGBT gemäß 8 wird üblicherweise auf einem dicken, p⁺-dotierten Substrat, welches gleichzeitig den rückseitigen Emitterbereich 105 bildet, mit epitaktisch aufgebrachten n-Bufferbereich 150 und epitaktisch aufgebrachtem n^–-Driftgebiet 104 hergestellt. Da die Dicke des n^–-Driftgebiets 104 für einen möglichst geringen Durchlassspannungsabfall geringer gewählt wird, als es die Weite der Raumladungszone im Driftgebiet bei der gewünschten Sperrfähigkeit erfordert, dient der n-Bufferbereich 150 dazu, ein Durchgreifen der Raumladungszone zum p⁺-Emitter 105 zu vermeiden. Um trotz des guten Emitters 105 ein schnelles Abschalten des Stroms erzielen zu können, wird die Ladungsträgerlebensdauer über sogenanntes Lifetime-Killing, z.B. mittels Elektronenbestrahlung, klein gehalten und/oder die Dotierung im n-Bufferbereich 150 entsprechend hoch gewählt. Da die Durchlassspannung mit zunehmender Bufferdosis größer wird, ist ein guter Kompromiss zwischen Durchlassspannung und Abschaltverhalten mit einem hochdotierten, dünnen Bufferbereich 150 zu erzielen. Ein solcher Buffer ist infolge der Bufferausdiffusion bei der Rohwaferherstellung mit solch einem Doppel-EPI/Substrat-Wafer nur begrenzt erreichbar.

Im folgenden wird eine kurze Erläuterung der Funktionsweise von den beschriebenen IGBT-Typen gegeben.

Für den Durchlassfall wird bei beiden IGBT-Typen der Gateanschluss 103 bzw. 203 gegenüber dem Kathodenanschluss 101 bzw. 201 auf ein Potential oberhalb der Schwellspannung der MOS-Steuerköpfe 103, 106, 107, 108, 109 bzw. 203, 206, 207, 208, 209 gebracht. Daraufhin wird im Bereich des p-Bodygebiets 108 bzw. 208 ein Inversionskanal an der Halbleiteroberfläche unter dem Gateanschluss 103 bzw. 203 erzeugt. Die Halbleiteroberfläche im Bereich des n^–-Driftgebiets 104 bzw. 204 befindet sich dann im Zustand der Akkumulation. Bei einer gegenüber der Kathode positiven Spannung am Anodenanschluss 102 bzw. 202 werden Elektronen über die n⁺-Sourcebereiche 106 bzw. 206, die influenzierten MOS-Kanäle in den Bodybereichen 108 bzw. 208 und die Akkumulationsschicht in das n^–-Driftgebiet 104 bzw. 204 injiziert.

Daraufhin injiziert der anodenseitige Emitterbereich 105 bzw. 205 Löcher, wodurch das n^–-Driftgebiet 104 bzw. 204 derart von Ladungsträgern überschwemmt wird, dass seine Leitfähigkeit erhöht wird. Es befindet sich bei üblichen Durchlassstromdichten in Hochinjektion. Dadurch ist ein IGBT mit einer Sperrfähigkeit ab ca. 150-200V in der Lage, höhere Stromdichten mit einem kleineren Spannungsabfall zwischen Anode und Kathode zu führen, als ein MOS-Transistor mit gleicher Durchbruchsspannung. Der Strom fließt im Durchlassfall von der Anode zur Kathode. Er wird von Elektronen getragen, die in das n^–-Driftgebiet 104 bzw. 204 injiziert werden und über den anodenseitigen Emitter 105 bzw. 205 zur Anode abfließen, und von Löchern, die von dem anodenseitigen Emitter ins das n^–-Driftgebiet 104 bzw. 204 injiziert werden und über die p-Gebiete 107, 108 bzw. 207, 208 zur Kathode hin abfließen.

Im Sperrfall wird der Gateanschluss 103 bzw. 203 gegenüber dem Kathodenanschluss 101 bzw. 201 auf eine Spannung unterhalb der Schwellspannung gebracht. Bringt man den Anodenanschluss 102 bzw. 202 nun auf ein positives Potential, dann dehnt sich die zwischen dem p-Bodybereich 108 bzw. 208 und dem n^–-Driftgebiet 104 bzw. 204 liegende Raumladungszone fast ausschließlich in das n^–-Driftgebiet 104 bzw. 204 aus.

Beim NPT-IGBT ist die Dicke der n^–-Driftzone 204 größer gewählt als die Weite, die die Raumladungszone bei einer gegebenen maximalen Sperrfähigkeit des Bauelements aufweist. Dies führt zu dem in 7 angedeuteten dreieckförmigen Verlauf der elektrischen Feldstärke |E| entlang der y-Koordinate. Das Maximum der Feldstärke befindet sich im Bereich der MOS-Steuerköpfe.

Beim PT-IGBT ist die Dicke der n^–-Driftzone 104 kleiner gewählt als die Weite, die die Raumladungszone bei einer gegebenen maximalen Sperrfähigkeit des Bauelements aufweisen würde. Um hier ein Auflaufen der Raumladungszone auf den p⁺-Emitterbereich 105 zu verhindern, wird die n-dotierte Bufferzone 150 mit dem Ziel eingebracht, den besagten Punch-Through zu vermeiden. Dies führt zu dem in 8 angedeuteten trapezförmigen Verlauf der elektrischen Feldstärke |E| entlang der y-Koordinate. Das Maximum der Feldstärke befindet sich auch hier im Bereich der MOS-Steuerköpfe.

9 zeigt eine übliche Schaltungstopologie, in der ein vertikaler IGBT als Zündtransistor 700 im Primärkreis einer Zündspule für eine Brennkraftmaschine verwendet wird. Für diese Anwendung als Zündtransistor wird bisher ein V-IGBT mit einer notwendigen Sperrfähigkeit von ca. 400-600V verwendet.

Gemäß 9 ist der V-IGBT, der die Hauptanschlüsse 701, 702 und den Steueranschluß 703 aufweist, über eine Zündspule 712 mit der Batteriespannung 711 verbunden. Auf der Sekundärseite der Zündspule 712 ist eine Zündkerze 713 vorgesehen. Eine Diode 704, welche über einen Widerstand 707 mit dem Steueranschluss 708 verbunden ist, dient dem ESD-Schutz, und die Widerstände 707, 714 (beispielsweise mit R707 = 1kΩ und R714 = 10 – 25kΩ) legen einerseits der Eingangswiderstand der Anordnung fest und bilden andererseits die Last einer Klammerdiodenkette 705, 706. Die Elemente 704, 705, 706, 707, 714 sind üblicherweise monolithisch integriert, wobei die Dioden 704, 705, 706 normalerweise aus Polysilizium bestehen.

Die Schaltunganordnung nach 9 ist von einem geeigneten Steuergerät direkt über den Steueranschluss 708 betreibbar. Dazu wird eine positive Spannung von beispielsweise 5 Volt an den Steueranschluss 708 gelegt, worauf hin ein Stromanstieg durch die Zündspule 712 injiziert wird. Zu einem bestimmten Zeitpunkt wird die Spannung am Steueranschluss 708 stufenförmig auf ca. 0V reduziert, woraufhin die Spannung am Knoten 709 steil ansteigt. Dieser Spannungsanstieg wird auf die Sekundärseite der Zündspule 712 hochtransformiert und führt zu einem Zündfunken an der Zündkerze 713.

Die Klammerdiodenkette 705, 706 hat die Aufgabe, den Spannungsanstieg am Anodenanschluß 702 auf die sogenannte Klammerspannung von ca. 400V zu begrenzen, um einerseits den IGBT und andererseits die weiteren Schaltungskomponenten zu schützen. Dies ist insbesondere im sogenannten Impulsfall von Bedeutung, der auftritt, wenn beispielsweise infolge eines abgefallenen Zündkabels kein Zündfunke erzeugt wird. Dann muss der IGBT 700 die sonst im Funken umgesetzte Energie aufnehmen. Ohne eine solche Spannungsbegrenzung würde die Anodenspannung an dem Knoten 709 hierbei bis zum Durchbruch des IGBTs 700 ansteigen und diesen zerstören. Dies wird mittels der Klammerdiodenkette 705, 706 dadurch verhindert, dass sie beim Erreichen einer vorgewählten Klammerspannung das Gate des IGBT 700 gerade noch so stark ansteuert, dass ein Überschreiten der Klammerspannung am Knoten 709 vermieden wird. Dennoch stellt dieser Betriebsfall durch die hohe umgesetzte Energie eine hohe Anforderung an die Impulsfestigkeit des IGBT 700 dar, die nicht immer im ausreichenden Maße zu gewährleisten ist. Die negative Konsequenz wäre eine Zerstörung des IGBT 700.

J. Yedinak et al., Conf. Proc. ISPSD'1998, Seiten 399-402 haben gezeigt, dass ein Ausfall folgendermaßen zustandekommt.

Im Impulsfall hat die Raumladungszone das gesamte n^–-Driftgebiet 104 erfasst. Über eine mittels besagter Klammerdioden 705, 706 kontrollierte Ansteuerung des Gates werden Elektronen über den ausgebildeten MOS-Kanal im p-Bodygebiet 108 ins n^–-Driftgebiet 104 injiziert, die den p⁺-Emitter 105 ansteuern. Infolge der hohen Stromdichte, der hohen Feldstärke und damit der auftretenden hohen Verlustleistung wird das Bauelement insbesondere an den MOS-Steuerköpfen sehr heiß, worauf hin es zu einem Elektrodenleckstrom kommt. Die Elektronen laufen in Richtung Anode und steuern den dortigen p⁺-Emitterbereich 105 auf. Sie wirken also wie eine zusätzliche Ansteuerung des IGBT. Um die Spannung auf den Wert der Klammerspannung zu halten, wird über die Klammerdiodenkette die Ansteuerung des Gateanschlusses 103 entsprechend reduziert. Unter bestimmten Betriebsbedingungen ist die Ansteuerung durch den thermisch bedingten Elektronenleckstrom so stark, dass der IGBT den Laststrom ohne Gateabsteuerung führen kann. Seine Steuerbarkeit geht verloren. Die Temperatur steigt weiter an, und der Leckstrom steigt ebenfalls weiter an. Schließlich kommt es zu einer thermischen Mitkopplung, und der IGBT wird zerstört.

Neben den hier diskutierten planaren V-IGBT-Strukturen gibt es außerdem V-IGVTs mit sogenanntem Trench-Gate, bei denen das Gate in Form eines Grabens in die Halbleiteroberfläche eingelassen ist (I.Omura et al., Conference Proc. ISPSD'97, pp.217-220). Die Funktionsweise dieser Trench-Gate-V-IGBTs ist völlig analog zu den hier diskutierten Strukturen; sie bieten jedoch den Vorteil eines geringeren Durchlassspannungsabfalls.

In DE 198 16 448 C1 wird eine Universal-Halbleiterscheibe für Hochspannungsbauelemente, u.a. auch für V-IGBTs, vorgeschlagen, bei der auf einem z.B. n^–dotierten Halbleitersubstrat mindestens eine n-dotierte epitaktische Schicht vorgesehen ist, die dadurch gekennzeichnet ist, dass in den Grenzflächen zwischen dem Substrat und der mindestens einen epitaktischen Schicht eine Vielzahl von floatenden, p-dotierten Halbleitergebieten eingebettet sind, die so bemessen sind, dass die Abmessung eines floatenden Gebiets klein gegenüber der Schichtdicke der mindestens einen epitaktischen Schicht ist und im wesentlichen dem Abstand zwischen den floatenden Gebieten in einer Grenzfläche entspricht, der kleiner als diese ist. Dabei können die in einer Ebene liegenden floatenden Gebiete miteinander verbunden sein, so dass sie ein Gitter bilden. Im Beispiel des V-IGBTs wird davon ausgegangen, dass im aktiven Gebiet des V-IGBTs bei angelegter Sperrspannung die Ladungsträger nicht vollständig aus den floatenden p-Gebieten ausgeräumt werden.

In DE 198 40 032 C1 wird in MOS-Transistor (z.B. n-Kanal V-DMOS) mit nicht floatender Kompensationsstruktur im n-Driftgebiet vorgeschlagen. Dieser ist dadurch gekennzeichnet, dass die Kompensationsstruktur und/oder das n-Driftgebiet derart dotiert sind, dass sich der Kompensationsgrad in die Tiefe des Bauelements hin monoton (kontinu ierlich oder stufenförmig) wie folgt verändert: Bei Durchlaufen der Kompensationsstruktur von Source nach Drain überwiegt sourceseitig die p-Dotierungsdosis die n-Dotierungsdosis, während am drainseitigen Ende der Kompensationsstruktur die n-Dotierungsdosis die p-Dotierungsdosis überwiegt. Unter Sperrspannung stellt sich eine buckelförmige Feldverteilung ein, die ihr Maximum etwa in der Mitte der Vertikalausdehnung der Kompensationsstruktur hat, wo sich n- und p-Dotierungsdosis gerade kompensieren. Zwischen dem drainseitigen Ende der Kompensationsstruktur und dem n⁺-Substrat kann optional eine niedrigdotierte n-Schicht angeordnet werden. Ziel ist in jedem Fall eine erhöhte Prozesssicherheit und eine erhöhte Robustheit im Durchbruch.

In DE 196 04 043 A1 sind Möglichkeiten vorgeschlagen worden, mittels in das Driftgebiet eingelassener n-dotierter und p-dotierter Bereiche die Feldverteilung in einem MOS-Transistor oder V-IGBT günstig zu beeinflussen, um bei einer gegebenen Sperrfähigkeit den Durchlassspannungsabfall zu reduzieren. Dabei ist die Gesamtmenge der Dotierung der eingebrachten n-Bereiche etwa gleich der Gesamtmenge der Dotierung der eingebrachten p-Bereiche. Die eingebrachten Bereiche können dabei statistisch verteilt oder strukturiert kugel-, streifen- oder fadenförmig sein und paarweise eingebracht sein. Ihr Abstand sei größer oder gleich Null, jedoch kleiner als die Raumladungszone. Die p-Gebiete sind floatend ausgeführt. Im Fall statistisch verteilter p- und n-Gebiete sollte die durchschnittliche Konzentration der verteilten p-Gebiete gleich groß oder größer der der einge brachten n-Gebiete sein. Zur Herstellung wird u.a. ein Verfahren vorgeschlagen, das, beginnend mit einem Rohwafer, mittels einer mehrmaligen Abfolge von Epitaxie, Implantation und Diffusion, die p- und n-dotierten Bereiche im n-Driftgebiet erzeugt.

Die der vorliegenden Erfindung zugrundeliegende allgemeine Problematik besteht also darin, einen robusten IGBT insbesondere für Zündanwendungen darzustellen, der gute Durchlasseigenschaften hat und eine hohe Impulsfestigkeit aufweist und der einfach prozessierbar ist.

VORTEILE DER ERFINDUNG

Das erfindungsgemäße Halbleiterleistungsbauelement mit den Merkmalen des Anspruchs 1 und die entsprechenden Herstellungsverfahren nach den Ansprüchen 8 oder 9 weisen den Vorteil auf, daß ein robuster IGBT mit hoher Impulsfestigkeit ohne die Notwendigkeit der Prozessierung dünner Wafer bereitgestellt wird.

Das erfindungsgemäße Halbleiterleistungsbauelement ist gegenüber den in DE 196 04 043 A1 vorgeschlagenen Strukturen einfacher herstellbar bzw. weist gegenüber den in DE 198 40 032 C1 vorgeschlagenen Strukturen eine erhöhte Impulsfestigkeit auf. Die erfindungsgemäßen Halbleiterleistungsbauelemente lassen insbesondere auch kleine Halbzellweiten in einfacher Weise zu.

Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß ins n-Driftgebiet eingebrachte, p-dotierte Driftgebiete in Streifen- bzw. Säulenform vorgesehen werden, die z.B. über ein p-Bodygebiet mit p⁺-Kontaktdiffusion mit dem Kathodenmetall verbunden sind, so dass ihr Potential nicht floatet.

Gegenüber den schon bekannten Strukturen aus DE 196 04 043 A1 , bei denen zwei unterschiedliche (n- und p-) dotierte Zonentypen einzubringen sind, lassen sich die erfindungsgemäßen Strukturen einfacher herstellen, da in das n-Driftgebiet stets nur ein weiterer Typ von Driftgebieten eingebracht werden muss.

Des weiteren unterscheiden sich die hier vorgeschlagenen Strukturen dadurch von denen in DE 196 04 043 A1 , das die im aktiven Gebiet des V-IGBTs, z.B. pro Halbzelle, eingebrachte gesamte Nettodosis der p-Gebiete größer ist, als die Nettodosis des im aktiven Gebiet, zwischen den p-Driftgebieten angeordneten Teils des n-Driftgebiets.

Die erfindungsgemäßen Strukturen unterscheiden sich von den in DE 198 40 032 C1 vorgeschlagenen dadurch, dass der Kompensationsgrad K(y) nicht monoton von der ersten Halbleiteroberfläche y=0 mit wachsendem y in die Tiefe des Bauelements abnimmt. Vielmehr ist der Kompensationsgrad so einzustellen, dass er im Bereich des von der ersten Halbleiteroberfläche entfernten Endes der p-Driftgebiete ein Maximum aufweist.

In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.

Gemäß einer bevorzugten Weiterbildung ist zwischen dem ersten Driftbereich und dem rückseitigen Emitterbereich ein Buffergebiet des zweiten Leitungstyps vorgesehen.

Gemäß einer weiteren bevorzugten Weiterbildung umschließt ein Kontaktgebiet des ersten Leitungstyps den Sourcecereich teilweise.

Gemäß einer weiteren bevorzugten Weiterbildung ist der Steuerkontakt ein Trench-Gate.

Gemäß einer weiteren bevorzugten Weiterbildung verlaufen der Bodybereich und der Sourcebereich einerseits und der dritte Driftbereich andererseits streifenförmig und nicht parallel zueinander. Zweckmäßigerweise werden im Unterschied zu den in DE 198 40 032 C1 vorgestellten Strukturen für vertikale Bauelemente die streifenförmig auszulegenden MOS-Steuerköpfe nicht parallel zu den streifenförmigen p-Driftgebieten angeordnet. Vielmehr sind beide vorzugsweise etwa rechtwinklig zueinander angebracht. Dies bringt, wie weiter unten erläutert wird, Vorteile bei der Herstellung.

Gemäß einer weiteren bevorzugten Weiterbildung umschließt der dritte Driftbereich einen mit einem Isolationsmaterial gefüllten Graben.

Gemäß einer weiteren bevorzugten Weiterbildung ist der erste Leitungstyp der p-Typ und der zweite Leitungstyp der n-Typ.

ZEICHNUNGEN
Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
Es zeigen:
1 eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
2 eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
3 eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
4 eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
5a-e eine Darstellung der wesentlichen Prozeßschritte einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für das Halbleiterleistungsbauelement gemäß der ersten bzw. zweiten Ausführungsform;
6a-e eine Darstellung der wesentlichen Prozeßschritte einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für das Halbleiterleistungsbauelement gemäß der dritten bzw. vierten Ausführungsform;
7 eine schematische Querschnittsdarstellung eines bekannten NPT-IGBT;
8 eine schematische Querschnittsdarstellung eines bekannten PT-IGBT; und
9 eine übliche Schaltungstopologie, in der ein vertikaler IGBT als Zündtransistor im Primärkreis einer Zündspule für eine Brennkraftmaschine verwendet wird.
BESCHREIBUNG DER AUSFÜHRUNGSBEISPIELE
In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Komponenten.
1 zeigt eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
Für die nachfolgende Beschreibung ist es vorteilhaft, den Kompensationsgrad K(y) wie folgt einzuführen: K(y) = Sp(y)|Sn(y) – 1
Hierbei ist y die von der ersten Halbleiteroberfläche in die Richtung der Chiprückseite weisende Koordinate und Sn(y) = ∫∫ ND (x, y, z) dxdz Sp(y) = ∫∫ NA(x,y,z)dxdz
Die Integration ist hier jeweils in den kartesischen, zu y orthogonalen Koordinaten x und z über das gesamte aktive Gebiet des Bauelements zu erstrecken, das sich aus einer Vielzahl parallelgeschalteter Zellen zusammensetzt (Querschnitt jeweils einer halben Zelle siehe 1 – 4). ND(x,y,z) und NA(x,y,z) sind die Donator- bzw. Akzeptorkonzentration in einem Punkt P(x,y,z) innerhalb des Bauelements.
1 zeigt einen Ausschnitt 300 der Breite b und der Länge l aus dem aktiven Gebiet eines V-IGBTs. Wesentlich ist, dass im Bereich der nebeneinander angeordneten n/p-Driftgebiete 304 bzw. 314 ein Kompensationsgrad K(y) > 1 eingestellt ist, der im Bereich des von der vorderseitigen Halbleiteroberflächen entfernten Endes des p-Driftgebiets 314 ein Maximum aufweist. Das gesamte aktive Gebiet erhält man durch mehrmaliges Spiegeln der skizzierten Struktur an ihren Begrenzungsflächen.
In 1 ist 301 die Kathodenmetallisierung, 302 die Anodenmetallisierung, 303 das Gate, das vorzugsweise aus Polysilizium besteht, 314 das p-Driftgebiet der Breite b₃₁₄ und Länge l_z, 304 ein erster Teil des n-Driftgebiets der Tiefe t₃₀₄ mit wahlweise nicht konstanter Dotierung, 340 ein zweiter Teil des n-Driftgebiets mit wahlweise gegenüber 304 unterschiedlicher Dotierungskonzentration, 350 ein optionales n-Gebiet mit gegenüber 340 erhöhter Dotierungskonzentration, das beispielsweise als Buffer dienen kann, 305 ein als Emitter dienendes p⁺-Gebiet, 306 ein n⁺-dotiertres Sourcegebiet, 307 eine p⁺-Kontaktdiffusion, die sich teilweise unter 306 erstreckt und zusätzlich zur Herabsetzung der Latch-up-Empfindlichkeit des V-IGBTs dient, 308 ein p-Bodygebiet, an dessen von Gateoxid 309 bedeckter Oberfläche ein Inversionskanal ausbildbar ist und 310 das Zwischenoxid, das zur Isolation zwischen 301 und 303 dient.
Die nach dem Stand der Technik üblichen, auf der Kathodenmetallisierung 301 angeordneten Passivierungsschichten aus Nitrid oder Polyimid sind hier aus Klarheitsgründen nicht eingezeichnet. Für die Dimensionen des p-Driftgebiets 314 gilt allgemein l_z kleiner oder gleich l und b₃₁₄ kleiner oder gleich b, wobei l_z und b₃₁₄ stets so zu wählen sind, dass ein durchgängiger vertikaler Pfad des n-Driftgebiets 304 von der vorderseitigen Halbleiteroberfläche zum Gebiet 340 erhalten bleibt, über den ein Stromfluss von Elektronen möglich ist.
Generell ist denkbar, die Breite b₃₁₄ und/oder Länge l_z und/oder die Dotierungen von 304, 314 nicht in jeder Halbzelle identisch auszuführen, so dass z.B. nicht jede Halbzelle mit einem p-Driftgebiet 314 ausgerüstet ist. Für eine homogene Funktionalität der einzelnen Halbzellen untereinander ist dies jedoch nicht unbedingt anzustreben. Für die nachfolgende Erläuterung der Funktion wird deshalb vereinfachend davon ausgegangen, dass alle Halbzellen im aktiven Gebiet identisch ausgeführt sind.
Im Durchlassfall ist die Funktion analog zum V-IGBT nach dem Stand der Technik. Das nur mittels einer dünnen Gateoxidschicht 309 vom Halbeiter isolierte Gate 303 wird gegenüber dem Kathodenanschluß 301 auf ein Potential oberhalb der Schwellspannung der MOS-Steuerköpfe gebracht. Daraufhin wird im Bereich der p-Bodygebiete 308 und, sofern b₃₁₄ entsprechend breit ist, des p-Driftgebiets 314 ein Inversionskanal an der HL-Oberfläche unter dem Gateoxid 309 erzeugt. Die Halbleiteroberfläche im Bereich des n-Driftgebiets 304 befindet sich dann im Zustand der Akkumulation.
Bei einer gegenüber dem Kathodenanschluß 301 positiven Anodenspannung am Anodenanschluß 302 werden Elektronen über die n⁺-Gebiete 306, die influenzierten MOS-Kanäle und die Akkumulationsschicht in das n-Driftgebiet 304 injiziert. Daraufhin injiziert der anodenseitige p⁺-Emitter 305 Löcher, wodurch das n^–-Driftgebiet 340 und, je nach Höhe der Dotierung, auch die p/n-Driftgebiete 314 bzw. 304 derart von Ladungsträgern überschwemmt werden, dass die Leitfähigkeit über den Mechanismus der Hochinjektion erhöht wird. Somit sind gute Durchlasseigenschaften erreichbar.
Die Funktionsweise im Sperrfall verläuft folgendermaßen. Das Gate 303 wird gegenüber dem Kathodenanschluß 301 auf eine Spannung unterhalb der Schwellspannung gebracht. Bringt man den Anodenanschluß 302 nun auf ein positives Potential, dehnt sich die an der Grenze zwischen dem p-Driftgebiet 314 und den n-Driftgebieten 304, 340 ausgebildete Raumladungszone wegen K(y)>1 stärker in die n-Driftgebiete 304, 340 als ins p-Driftgebiet 314 aus. Erst für große Sperrspannungen in der Größenordnung der Durchbruchspannung wird das p-Driftgebiet 314 vollständig von Ladungsträgern ausgeräumt.
Für den Fall einer NPT(Non-Punchthrough)-Struktur entfällt das Gebiet 350 und die Dicke der n^–-Driftzone 340 ist größer gewählt, als die Weite, die die Raumladungszone bei einer vorgegebenen maximalen Sperrfähigkeit des Bauelements in der n^–-Driftzone 340 aufweist.
Dies führt zu dem in 1 angedeuteten Verlauf des elektrischen Feldstärke |E| entlang der y-Koordinate. Wesentlich ist, dass das Maximum der Feldstärke sich nicht im Bereich der MOS-Steuerköpfe, sondern etwa einer Tiefe t₃₀₄ am Boden des p-Driftgebiets 314 befindet. Dies wird grundsätzlich durch den gewählten Kompensationsgrad K(y)>1 erreicht. Ferner werden hohe Feldstärken im Bereich des MOS-Steuerkopfes wirkungsvoll dadurch verhindert, dass der Kompensationsgrad K(y) sein Maximum im Bereich des von der vorderseitigen Halbleiteroberfläche entfernten Endes des p-Driftgebiets 314 hat.
Bei einer PT(Punchthrough)-Struktur ist das n-Gebiet 350 vorhanden und kann entweder dazu benutzt werden, den Emitterwirkungsgrad und das Schaltverhalten zu optimieren, und/oder die Dicke der n^–-Driftzone 340 ist kleiner gewählt, als die Weite, die die Raumladungszone bei einer gegebenen maximalen Sperrfähigkeit des Bauelements in der n^–-Driftzone 340 aufweisen würde. Dann kann das n-Gebiet 350 dazu verwendet werden, ein Auflaufen der Raumladungszone auf den p⁺-Emitter 305 zu verhindern.
Dies führt zu einem dem in 1 ähnlichen Verlauf des elektrischen Feldstärke |E| entlang der y-Koordinate, wobei das Feld aber nicht weit in das n-Gebiet 350 eindringt. Wesentlich ist, dass auch in diesem Fall das Maximum der Feldstärke weit entfernt vom MOS-Steuerkopfbereich etwa in einer Tiefe t₃₀₄ am Boden des p-Driftgebiets 314 liegt.
Zur Darstellung des Impulsfalls wird der V-IGBT in einer Schaltung gemäss 9 betrieben, und es wird wiederum angenommen, dass kein Zündfunke erzeugbar ist. Die Funktionsweise ist analog zu dem V-IGBT gemäss dem Stand der Technik. Durch die spezielle Struktur des erfindungsgemäßen V-IGBT liegt das Feldmaximum und die Stelle höchster Wärmegeneration bei ihm jedoch in der Tiefe des Halbleiters. Somit dauert es eine gewisse Zeit, bis der MOS-Steuerkopfbereich nach Einsetzen des Impulsfalles von der Hitzefront erfasst wird und es kommt erst deutlich später zu dem oben beschriebenen Effekt thermischer Mitkopplung, der die Zerstörung des Bauelements einleitet. Durch diese zusätzliche Zeit, die der V-IGBT gemäß dieser Ausführungsform im Impulsfall überlebt, erreicht er gegenüber dem V-IGBT nach dem Stand der Technik eine deutlich erhöhte Impulsfestigkeit.
2 zeigt eine schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Diese zweite Ausführungsform (mit oder ohne dem n-Gebiet 350) hat anstatt eines planaren Gates 303 ein Trench-Gate 303', das vorzugsweise aus Polysilizium besteht und durch ein entsprechendes dünnes Gateoxid 309' vom Halbleiter getrennt ist. 310' bezeichnet das entsprechende Zwischenoxid, das zur Isolation zwischen dem Kathodenanschluß und 301 und dem Trenchgate 303' dient
Die Funktionsweise ist analog zu den Strukturen in 1. Die in 2 dargestellten Strukturen haben jedoch vorteilhafter Weise einen geringeren Durchlassspannungsabfall. Demgegenüber sind die in 1 dargestellten Strukturen leichter herstellbar, da kein Trenchprozess benötigt wird.
Zwei weitere bevorzugte Ausführungsformen des erfindungsgemäßen Halbleiterleistungsbauelements lassen sich aus 1 und 2 dadurch ableiten, dass man b₃₁₄=b und l_z<l wählt. Diese Varianten haben, wie später im Zusammenhang mit 5a-e erläutert wird, Vorteile bei der Herstellung.
3 und 4 zeigen eine jeweilige schematische Querschnittsdarstellung eines Halbleiterleistungsbauelements gemäß einer dritten bzw. vierten Ausführungsform der vorliegenden Erfindung mit planarem bzw. Trench-Gate und mit optimalem n-Gebiet 350.
Bei diesen, analog zu 1 und 2 funktionierenden Strukturen sind die p-Driftgebiete 314 mittels eines tiefen Trenches bzw. Grabens 524 hergestellt, der wahlweise mit Dielektrikum oder Polysilizium gefüllt werden kann. Ein möglicher Prozessfluss zur Herstellung wird später im Zusammenhang mit 6a-e erläutert. Für die in 3 und 4 dargestellten Strukturen ist wesentlich, dass der Kompensationsgrad K(y)>1 so eingestellt ist, dass er im Bereich des von der ersten Halbleiteroberfläche entfernten Endes der p-Driftgebiete 314 ein Maximum aufweist und ferner, dass ein durchgängiger vertikaler Pfad des Gebiets 304 von der vorderseitigen Halbleiteroberfläche zum n^–-Dritgebiet 340 erhalten bleibt, über den ein Stromfluss von Elektronen möglich ist.
5a-e zeigen eine Darstellung der wesentlichen Prozeßschritte einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für das Halbleiterleistungsbauelement gemäß der ersten bzw. zweiten Ausführungsform.
Ausgangspunkt ist z.B. ein p⁺-Substrat 305a mit einer optional darauf erzeugten ersten n-Schicht 350a, auf die per Epitaxie ein Teil des n^–-Driftgebiets 340a abgeschieden wurde.
Alternativ kann auch ein n-Substrat mit p⁺-Rückseitendiffusion oder ein n-Substrat mit p⁺-Epitaxieschicht verwendet werden.
Im 5a dargestellten nachfolgenden Arbeitsgang wird eine p-Schicht 861a implantiert, die mittels einer Fotomaske 860a strukturiert wird. Anschließend erfolgt, wie 5b gezeigt, das Aufwachsen einer Teildicke des n-Driftgebiets 304a, wobei die zuvor implantierten p-Gebiete 814a bis zu einem gewissen Grade ausdiffundieren. Wie in 5c gezeigt, erfolgt nun eine erneute, mittels Fotomaske 860c strukturierte p-Implantation 861c oberhalb der Gebiete 814a zur Erzeugung der p-Gebiete 814c. Anschließend erfolgt ein epitaktisches Aufwachsen einer weiteren Teildicke des n- Driftgebiets 304a, wobei die zuvor eingebrachten p-Gebiete 814a, 814c wiederum etwas ausdiffundieren. Diese Arbeitsschrittsequenz Implantation mit nachfolgender Epitaxie wird solange wiederholt, bis das n-Driftgebiet 304a seine Zieldicke erreicht hat (s. 5d), die beispielsweise auf Basis der gewünschten Impulsfestigkeit definiert werden kann.
Der gewünschte Kompensationsgrad K(y) lässt sich dabei durch eine entsprechende Wahl der Implantationsdosen und/oder Fensterweiten in den Fotomasken und/oder variablen Dotierung während der Epitaxie einstellen.
Auf dem so vorprozessierten Wafer lassen sich mit Standardfertigungsverfahren der Halbleitertechnik anschließend alle weiteren zur Darstellung des V-IGBT gemäß der ersten oder zweiten Ausführungsform nötigen Strukturen aus dem Wafer herstellen.
Gegenüber dem in DE 196 04 043 A1 vorgeschlagenen Verfahren ist der hier beschriebene Herstellungsprozess weniger aufwendig, da nur die p-Dotierungen mittels Fotomaske zu strukturieren sind. Die für die Funktion nötige n-Dotierung wird direkt mittels Epitaxie zur Verfügung gestellt.
Es erfolgt schließlich, wie in 5e gezeigt, ein Eintreibschritt, bei dem die zuvor implantierten p-Gebiete 814a, 814c ausdiffundieren. Dabei verschmelzen sie, wie dargestellt, miteinander zur Bildung des p-Driftgebiets 314. Aus den Bereichen 305a, 350a, 340a und 304a werden dann die entsprechenden Bereiche 305, 350, 340, 304, die oben mit Bezug auf 1 und 2 erläutert wurden. Die Erstellung der MOS-Steuerköpfe erfolgt schließlich in bekannter Art und Weise.
Ziel eines solchen effektiven Herstellungsverfahrens ist es, mit möglichst wenigen Implantations-/Epitaxiesequenzen auszukommen. Diesem Wunsch sind aber bei dem Entwicklungstrend zu immer kleineren Halbzellweiten Grenzen gesetzt. Möchte man nämlich, aus Gründen der Homogenität der physikalischen Vorgänge im aktiven Gebiet des V-IGBT, jeder Halbzelle ein identisches p-Driftgebiet zuordnen und dieses mit möglichst wenigen Implantations-/Epitaxiesequenzen erzeugen, so ist eine große vertikale Ausdiffusion der implantierten p-Gebiete zu wählen. Dies bedeutet aber im Gegenzug wegen K(y)>1 auch eine große laterale Ausdiffusion.
Damit sind unter obigen Randbedingungen einer Zellverkleinerung Grenzen gesetzt. Diese Schwierigkeit lässt sich dadurch umgehen, dass man in einer Anordnung mit streifenförmigen p-Body-Gebieten 308 die p-Driftgebiete 314 ebenfalls streifenförmig ausführt und nicht parallel zu diesen anordnet, sondern in einem z.B. vorzugsweise rechten Winkel.
Dies wird in 1 und 2 dadurch erreicht, indem man b₃₁₄=b und l_z<l wählt. Diese Art der Anordnung von MOS-Steuerköpfen und Kompensationsstrukturen (p-Driftgebieten) zueinander ist nicht auf V-IGBTs beschränkt, sondern kann auch bei anderen vertikalen Bauelementen, wie z.B. vertika len MOS-Transistoren mit Kompensationsstrukturen, eingesetzt werden.
6a-e zeigen eine Darstellung der wesentlichen Prozeßschritte einer Ausführungsform des erfindungsgemäßen Herstellungsverfahrens für das Halbleiterleistungsbauelement gemäß der dritten bzw. vierten Ausführungsform.
In einen Wafer gemäß 6a mit der Schichtenfolge n-Driftgebiet 304b, n-Gebiet 340b, optionalem n-Gebiet 350b und p⁺-Emitter 305b werden, gemäss 6b, von der Waferoberseite her Gräben 524 geätzt, wobei eine Maske 901 zur Strukturabbildung genutzt wird. Diese können senkrecht verlaufende parallele Seitenwände haben. Sie können aber auch schräge Seitenwände haben, so dass sie im Querschnitt V-förmig sind oder U-förmig mit nach oben größer werdender Breite sind.
Mittels zweier aufeinanderfolgender p-Implantationen 902, 903 unter zur y-Richtung entgegengesetzt gleich großen Winkeln lassen sich in die Wände und den Boden der Gräben 524 p-Dotierungen 514c, 514d derart einbringen, so dass K(y)>1 ist. Durch eine entsprechende Wahl von Grabenbreite und Implantationswinkel lässt sich ferner erreichen, dass der Kompensationsgrad auf der Höhe des Bodens der Gräben 524 ein Maximum hat. Anschließend lassen sich nach dem Entfernen der Maske 901 und Auffüllen der Gräben 524, z.B. mit einem Dielektrikum, durch Ausdiffusion die p-Gebiete 514 entsprechend dem Driftgebiet 314 erzeugen. Aus den Gebieten 305b, 350b, 340b, 304b werden dann die entsprechenden Bereiche 305, 350, 340 und 304 die oben mit Bezug auf 3 und 4 erläutert wurden. Die Erstellung der MOS-Steuerköpfe erfolgt schließlich in bekannter Art und Weise mittels Standardprozessschritten der Halbleitertechnik.
Zur Optimierung der dynamischen Eigenschaften des Bauelements lassen sich in die Prozessflüsse gemäss 5a-e oder 6a-e trägerlebensdauerreduzierende Prozessschritte einfügen.
Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Weise modifizierbar.
Vertauscht man z.B. die Dotierungsarten und die Vorzeichen der anzulegenden Spannung, erhält man aus dem n-Kanal-IGBT einen entsprechenden p-Kanal-IGBT. Allgemein ist dieser dem n-Kanal-NPT-IGBT hinsichtlich der Latch-up-Festigkeit überlegen, aber hinsichtlich der Avalanche-Festigkeit unterlegen.

Claims

Halbleiterleistungsbauelement mit: einem rückseitigen Anodenkontakt (302); einem rückseitigen Emitterbereich (305) eines ersten Leitungstyps, welcher mit dem rückseitigen Anodenkontakt (302) verbunden ist; einem Driftgebiet (304, 314, 340), welches mit dem rückseitigen Emitterbereich (305) verbunden ist und teilweise an die vorderseitige Oberfläche reicht; einer vorderseitigen MOS-Steuerstruktur (303, 306, 308, 309) mit einem Sourcebereich (306) des zweiten Leitungstyps und einem Bodybereich (308) des ersten Leitungstyps, welche in das Driftgebiet (304, 314, 340) eingebracht sind, und einem über dem Bodybereich (308) und über einem daran angrenzenden an die vorderseitige Oberfläche reichenden Teil (304, 314) des Driftgebiets (304, 314, 340) isoliert angeordneten Steuerkontakt (303, 303'); und einem vorderseitigen Kathodenkontakt (301), welcher mit dem Sourcebereich (306) und dem Bodybereich (308) verbunden ist; wobei das Driftgebiet (304, 314, 340) ein ersten Driftbereich (340) des zweiten Leitungstyps, einen zweiten Driftbereich (304) des zweiten Leitungstyps und einen dritten Dritftbereich (314) des ersten Leitungstyps aufweist; der erste Driftbereich (340) ein vergrabener Bereich ist; der zweite Driftbereich (304) die vorderseitige Oberfläche mit dem ersten Driftbereich (340) verbindet; der dritte Driftbereich (314) jeweils an den Bodybereich (308) grenzt und die vorderseitige Oberfläche mit dem ersten Driftbereich (340) verbindet; und der aus dem zweiten und dritten Driftbereich (304, 314) ermittelbare Kompensationsgrad (K(y)) größer als eins ist und im Bereich der von der vorderen Oberfläche abgewandten Seite des dritten Driftbereichs (314) ein Maximum aufweist.
Halbleiterleistungsbauelement gemäss Anspruch 1, dadurch gekennzeichnet, dass dass zwischen dem ersten Driftbereich (340) und dem rückseitigen Emitterbereich (305) ein Buffergebiet (350) des zweiten Leitungstyps vorgesehen ist.
Halbleiterleistungsbauelement nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß ein Kontaktgebiet (307) des ersten Leitungstyps den Sourcecereich (306) teilweise umschließt.
Halbleiterleistungsbauelement nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass der Steuerkontakt (303') ein Trench-Gate ist.
Halbleiterbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Bodybereich (308) und der Sourcebereich (306) einerseits und der dritte Driftbereich (314) andererseits streifenförmig verlaufen und nicht parallel zueinander verlaufen.
Halbleiterleistungsbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der dritte Driftbereich (314) einen mit einem Isolationsmaterial gefüllten Graben (524) umschließt.
Halbleiterleistungsbauelement nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der erste Leitungstyp der n-Typ und der zweite Leitungstyp der p-Typ ist.
Verfahren zur Herstellung eines Halbleiterleistungsbauelements nach Anspruch 1 mit den Schritten: a) Bereitstellen eines Substrats mit einem rückseitigen Bereich (305a) des ersten Leitungstyps entsprechend dem rückseitigen Emitterbereich (305) und einem vorderseitigen Bereich (340a) des zweiten Leitungstyps entsprechend dem ersten Driftbereich (340); b) Bilden einer Maske (860a) auf der Vorderseite des Substrats; c) Einbringen eines ersten Bereichs (814a) des ersten Leitungstyps mittels der Maske (860a); d) Aufwachsen eines Bereichs (304a) des zweiten Leitungstyps auf der Vorderseite des Substrats; e) Ausdiffundieren des oder der Bereiche (814a, 814c) des ersten Leitungstyps zum Bilden des dritten Driftbereichs (314); f) Erstellen der vorderseitigen MOS-Steuerstruktur (303, 306, 308, 309); und g) Bilden des rückseitigen Anodenkontakts (302) und des vorderseitigen Kathodenkontakts (301).
Verfahren zur Herstellung eines Halbleiterleistungsbauelements nach Anspruch 1 mit den Schritten: a') Bereitstellen eines Substrats mit einem rückseitigen Bereich (305b) des ersten Leitungstyps entsprechend dem rückseitigen Emitterbereich (305), einem vorderseitigen Bereich (304b) entsprechend dem zweiten Driftbereich (304) und einem mittleren Bereich (340b) des zweiten Leitungstyps entsprechend dem ersten Driftbereich (340); b') Bilden eines Grabens (524) auf der Vorderseite des Substrats, der bis zum mittleren Bereich (340b) des zweiten Leitungstyps entsprechend dem ersten Driftbereich (340) reicht; c') Bilden einer Maske (901) auf der Vorderseite des Substrats; d') Einbringen eines ersten Bereichs (514c, 514d) des ersten Leitungstyps entsprechend dem dritten Driftbereich (314) in die Grabenwände und den Grabenboden; e') Auffüllen des Grabens (524) mit einem Isolationsmaterial; f') Erstellen der vorderseitigen MOS-Steuerstruktur (303, 306, 308, 309); und g') Bilden des rückseitigen Anodenkontakts (302) und des vorderseitigen Kathodenkontakts (301).
Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß zwischen dem rückseitigen Bereich (305a) des ersten Leitungstyps entsprechend dem rückseitigen Emitterbereich (305) und dem vorderseitigen Bereich (340a) des zweiten Leitungstyps entsprechend dem ersten Driftbereich (340) ein Bereich (350a, 350b) des zweiten Leitungstyps entsprechend einem Buffergebiet (350) vorgesehen wird.