DE10100802C1 - Semiconductor component with high avalanche strength and its manufacturing process - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 51
- 238000004519 manufacturing process Methods 0.000 title claims description 5
- 230000000903 blocking effect Effects 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 7
- 239000002800 charge carrier Substances 0.000 claims description 6
- 238000002513 implantation Methods 0.000 claims description 5
- 230000001681 protective effect Effects 0.000 claims description 5
- 230000007704 transition Effects 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 4
- 239000002019 doping agent Substances 0.000 claims description 3
- 238000000407 epitaxy Methods 0.000 claims description 3
- 239000000126 substance Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 description 9
- 230000005684 electric field Effects 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 4
- 230000010355 oscillation Effects 0.000 description 4
- 238000001465 metallisation Methods 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000018109 developmental process Effects 0.000 description 2
- 239000003921 oil Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000007688 edging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
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- H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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Abstract
Die Erfindung betrifft ein Halbleiterbauelement, insbesondere in Kompensationsstruktur, bei dem zur Erhöhung der Avalanchefestigkeit die Raumladungszone (18) im Randbereich (2) eine größere Ausdehdnung (W2) als im Zentralbereich (1, 1') hat.The invention relates to a semiconductor component, in particular in a compensation structure, in which the space charge zone (18) in the edge region (2) has a greater extent (W2) than in the central region (1, 1 ') in order to increase the avalanche resistance.
Description
Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit hoher Avalanchefestigkeit und dessen Herstellungsverfahren, bei dem in einem Halbleiter körper ein Zentralbereich von einem Randbereich umgeben ist und der Zentralbereich wenigstens einen sperrenden pn-Über gang zwischen zwei auf einander gegenüberliegenden Haupt oberflächen des Halbleiterkörpers vorgesehenen Elektroden hat.The present invention relates to a semiconductor component with high avalanche strength and its manufacturing process, in which in a semiconductor body a central area is surrounded by an edge area and the central area at least one blocking pn-over walk between two opposite heads Electrodes provided surfaces of the semiconductor body Has.
Ein derartiges Bauelement ist z. B. aus DE 199 54 352 A1 be kannt. Die in DE 199 54 352 A1 beschriebenen Leistungstran sistoren in Kompensationstechnik mit beispielsweise p- und n- leitenden Säulen, deren Ladungsträger sich gegenseitig aus räumen, zeichnen sich gegenüber herkömmlichen Leistungstran sistoren durch einen erheblich verringerten Durchlasswider stand aus. Diese Verringerung kann so weit gehen, dass ein Leistungstransistor in Kompensationstechnik einen Durchlass widerstand hat, der beispielsweise nur etwa ein Fünftel des Durchlasswiderstandes eines entsprechenden herkömmlichen Lei stungstransistors beträgt.Such a component is such. B. from DE 199 54 352 A1 known. The power oil described in DE 199 54 352 A1 sistors in compensation technology with, for example, p- and n- conductive pillars whose charge carriers are mutually exclusive clear, stand out compared to conventional power oil sistors due to a significantly reduced forward resistance pending. This reduction can go as far as that Power transistor in compensation technology a passage resistance, which for example only about a fifth of the ON resistance of a corresponding conventional Lei Stung transistor is.
Diese Verringerung des Durchlasswiderstandes bei Halbleiter bauelementen in Kompensationstechnik führt aber auch zu einer erheblich gesteigerten Stromdichte. Sollen Halbleiterbauele mente in Kompensationstechnik, kurz auch Kompensationsbauele mente genannt, derart hohe Stromdichten kurzzeitig auch bei einem Avalanche-Durchbruch aushalten, so müssen besondere Maßnahmen ergriffen werden, da die Kompensationsbauelemente im Avalanche-Betrieb zu Schwingungen, sogenannten TRAPATT-Os zillationen, neigen und je nach ihrer konkreten Ausgestaltung nicht oder bis maximal etwa zum Nennstrom avalanchefest sind.This reduction in on-state resistance in semiconductors components in compensation technology also leads to a significantly increased current density. Should be semiconductor devices elements in compensation technology, in short also compensation components called such high current densities for a short time endure an avalanche breakthrough, so special ones must Measures are taken as the compensation components in avalanche operation to vibrations, so-called TRAPATT-Os Zillationen, tend and depending on their specific design are not avalanche-resistant or up to a maximum of the nominal current.
Die Ursache für diese TRAPATT-Oszillationen sind in erster Linie in dem im Randbereich gelegenen Randabschluss des Halbleiterbauelementes bzw. im Übergang von dem das Zellenfeld aufnehmenden Zentralbereich zum Randabschluss zu suchen. Hier liegen nämlich gegenüber dem Zellenfeld grundsätzlich Inhomo genitäten im Verlauf des elektrischen Feldes vor, so dass sich bei einem Avalanche-Durchbruch der zwischen den auf den beiden Hauptoberflächen des Halbleiterkörpers vorgesehenen Elektroden fließende Strom bei einem Avalanche-Durchbruch nicht homogen über das Zellenfeld verteilt, sondern vielmehr auf das relativ schmale Gebiet des Randbereiches konzen triert. Damit tritt im Randbereich eine nochmals um ein Viel faches höhere Stromdichte als bei Normalbetrieb im Zellenfeld auf. Diese um ein Vielfaches höhere Stromdichte ruft die er wähnten TRAPATT-Oszillationen hervor.The reasons for these TRAPATT oscillations are first Line in the edge termination of the semiconductor component located in the edge region or in the transition from which the cell field to look for the receiving central area to the edge. Here are basically Inhomo compared to the cell field in the course of the electrical field, so that an avalanche breakthrough between those on the provided two main surfaces of the semiconductor body Electrode flowing current during an avalanche breakthrough not homogeneously distributed over the cell field, but rather Concentrate on the relatively narrow area of the border area trated. This means that one more occurs in the edge area times higher current density than during normal operation in the cell field on. He calls this many times higher current density mentioned TRAPATT oscillations.
Bei hoher Stromdichte, aber relativ niedrigem Gesamtstrom zwischen den auf den beiden Hauptoberflächen gelegenen Elekt roden tritt außerdem der Effekt ein, dass die Durchbruchs kennlinie des Halbleiterbauelementes einen negativen diffe rentiellen Widerstand annimmt, der zu einer Stromfilamentie rung und Zerstörung des Halbleiterbauelementes führen kann.With high current density, but relatively low total current between the electrical devices located on the two main surfaces Roden also has the effect that the breakthrough characteristic of the semiconductor device has a negative diffe assumes profitable resistance to a current filament tion and destruction of the semiconductor device can result.
Aus diesen Gründen wird für ein Halbleiterbauelement eine Struktur gewünscht, die ohne Erhöhung des Durchlasswiderstan des des Halbleiterbauelements selbst einen hohen Avalan chestrom homogen über das Zellenfeld verteilt fließen lässt.For these reasons, a Structure desired without increasing the forward resistance of the semiconductor device itself has a high Avalan allows the current to flow homogeneously over the cell field.
Um dieses Ziel zu erreichen, wurde bei Kompensationsbauele menten bereits daran gedacht, die sogenannte Kompensations struktur, also die bereits eingangs erwähnten, einander ab wechselnden p- und n-leitenden Säulen, einfach bis in den Randbereich hinein so weit fortzusetzen, wie bei einer gefor derten Sperrspannung zwischen den beiden Elektroden die dabei entstehende Raumladungszone reicht, und oberflächennah einen Standard-Randabschluss mit beispielsweise Feldplatten oder Schutzringen vorzusehen. Derartige Kompensationsbauele mente sind z. B. in der nachveröffentlichten DE 100 41 344 A1 beschrieben. To achieve this goal, compensation components were used elements already considered, the so-called compensation structure, i.e. those already mentioned at the outset alternating p- and n-type pillars, simply into the To continue the edge area as far as with a gefor the reverse voltage between the two electrodes resulting space charge zone is sufficient, and one near the surface Standard edge trim with, for example, field plates or provide protective rings. Such compensation components elements are e.g. B. in the subsequently published DE 100 41 344 A1 described.
Ein derart aufgebautes Halbleiterbauelement mit einem Zel lenfeld 1 und einem Randbereich 2 ist in Fig. 6 in einer Schnittdarstellung schematisch gezeigt.A semiconductor device constructed in this way with a cell lenfeld 1 and an edge region 2 is shown schematically in a sectional view in FIG. 6.
Ein Halbleiterkörper aus Silizium besteht aus einem n+-lei tenden Substrat 3, einer n-leitenden Schicht 4, einer weite ren n-leitenden Schicht 5, in die p-leitende Säulen 6 einge lagert sind, so dass insgesamt n- und p-leitende Säulen ent stehen, p-leitenden Wannenzonen 7 und n-leitenden Sourcezo nen 8.A semiconductor body made of silicon consists of an n + -type substrate 3 , an n-type layer 4 , another n-type layer 5 , into which p-type columns 6 are inserted, so that a total of n- and p- conductive pillars arise, p-type tub zones 7 and n-type source zones 8 .
In eine auf einer Hauptoberfläche 9 vorgesehene Isolier schicht 10 aus Siliziumdioxid sind Gateelektroden 11 im Zel lenfeld 1 und Feldplatten 12 im Randbereich 2 eingelagert. Diese Gateelektroden 11 und Feldplatten 12 können beispiels weise aus polykristallinem Silizium bestehen. Die Sourcezo nen 8 und die Wannenzonen 7 sind mit einer Source- Metallisierung 13 kontaktiert, welche sich auch teilweise bis in den Randbereich 2 erstreckt. Außerdem ist noch im Ge biet der Kante des Randbereiches 2 ein Metall-Schutzring 14 vorgesehen.In a provided on a main surface 9 insulating layer 10 made of silicon dioxide, gate electrodes 11 in the cell lenfeld 1 and field plates 12 are embedded in the edge region 2 . These gate electrodes 11 and field plates 12 can, for example, consist of polycrystalline silicon. The Sourcezo NEN 8 and the tub zones 7 are contacted with a source metallization 13 , which also extends in part to the edge region 2 . In addition, in the Ge area of the edge of the edge area 2, a metal protective ring 14 is provided.
Auf der der einen Hauptoberfläche 9 gegenüberliegenden ande ren Hauptoberfläche 15 des Halbleiterkörpers befindet sich eine Drain-Metallisierung 16. Die Metallisierungen 13 und 16 sowie der Schutzring 14 können beispielsweise aus Aluminium bestehen.A drain metallization 16 is located on the one main surface 9 opposite the other main surface 15 of the semiconductor body. The metallizations 13 and 16 and the protective ring 14 can be made of aluminum, for example.
Wie nun aus Fig. 6 zu ersehen ist, erstreckt sich die Kom pensationsstruktur mit den p-leitenden Säulen 6 in der n- leitenden Schicht 5 über das Zellenfeld 1 hinaus bis in den Randbereich 2 hinein und reicht dort bis unter die Feldplat ten 12 des konventionellen Randabschlusses.As can now be seen from FIG. 6, the compensation structure with the p-type pillars 6 in the n-type layer 5 extends beyond the cell field 1 into the edge region 2 and extends there under the field plates 12 of the conventional edging.
Obwohl bei einem derartigen Halbleiterbauelement die Kompen sationsstruktur bis weit in den Randbereich 2 hinein fortgesetzt ist, hat sich gezeigt, dass dennoch hier leicht die oben geschilderten Probleme mit TRAPATT-Oszillationen usw. auftreten können.Although in such a semiconductor component the compensation structure is continued far into the edge region 2, it has been shown that the problems with TRAPATT oscillations etc. described above can easily occur here.
In Fig. 7 ist ein anderes bestehendes Kompensationsbauele ment gezeigt, das sich von dem in Fig. 6 dargestellten Kom pensationsbauelement dadurch unterscheidet, dass im Randbe reich 2 die Kompensationsstruktur aus den p-leitenden Säulen 6 und der dort n-leitende Säulen bildenden n-leitenden Schicht 5 deutlich "feiner" gestaltet ist als im Zellenfeld 1. Durch diese feinere Kompensationsstruktur im Randbereich 2 wird ein homogenerer Verlauf der elektrischen Feldstärke erreicht, da die Dotierung eben aufgrund der feineren Struk tur gleichmäßiger verteilt ist und dadurch dem für das Sperrverhalten idealen Fall einer genauen Kompensation von n-leitender Dotierung und p-leitender Dotierung erheblich näher kommt. Außerdem werden durch die feinere Kompensati onsstruktur die elektrischen Querfelder im Randbereich 2 er heblich kleiner. Es hat sich gezeigt, dass mit einer derar tigen Kompensationsstruktur im Randbereich 2 sogar eine hö here Durchbruchspannung zu erreichen ist als diese im Zel lenfeld 1 vorliegt.In Fig. 7 another existing Kompensationsbauele shown ment, which differs from that shown in Fig. Kom depicted 6 pensationsbauelement that in Randbe rich 2, the compensation structure of the p-type columns 6 and where n-type columns forming n- conductive layer 5 is designed significantly "finer" than in cell array 1 . This finer compensation structure in the edge region 2 results in a more homogeneous course of the electric field strength, since the doping is distributed more evenly precisely because of the finer structure, and thus the ideal case for the blocking behavior of a precise compensation of n-type doping and p-type doping is considerable comes closer. In addition, due to the finer compensation structure, the electrical transverse fields in the edge region 2 are considerably smaller. It has been shown that such a compensation structure in the edge region 2 can even achieve a higher breakdown voltage than is present in the cell lenfeld 1 .
Die oben aufgezeigten Probleme mit TRAPATT-Oszillationen treten auch dann auf, wenn im Avalanchebetrieb bei hinrei chend hohem Strom zwischen den beiden Elektroden die Span nung, die das Zellenfeld 1 aufnimmt, auf bzw. über die Durchbruchspannung des Randbereiches 2 ansteigt. Damit dabei das Zellenfeld 1 selbst avalanchefest ist, muss es einen positiven differentiellen Widerstandswert im Durchbruch auf weisen, so dass die Spannung im Durchbruch mit dem Strom an wächst. Die Avalanchefestigkeit des Halbleiterbauelementes ist dann durch den Strom bestimmt, bei dem das Zellenfeld 1 die Durchbruchspannung des Randbereiches 2 und genauer die jenige Spannung erreicht, bei der der Randbereich 2 wegen seines negativen differentiellen Widerstandes instabil wird oder wegen einer sehr steilen Durchbruchskennlinie zu schwingen anfängt.The problems outlined above with TRAPATT oscillations also occur when, in avalanche operation with a sufficiently high current between the two electrodes, the voltage which the cell field 1 receives rises to or above the breakdown voltage of the edge region 2 . So that the cell field 1 itself is avalanche-proof, it must have a positive differential resistance value in the breakdown, so that the voltage in the breakdown increases with the current. The avalanche resistance of the semiconductor component is then determined by the current at which the cell field 1 reaches the breakdown voltage of the edge region 2 and more precisely that voltage at which the edge region 2 becomes unstable due to its negative differential resistance or begins to oscillate due to a very steep breakdown characteristic.
Es ist Aufgabe der vorliegenden Erfindung, ein Halbleiter bauelement mit hoher Avalanchefestigkeit sowie dessen Herstellungsverfahren anzugeben, das sich durch einen einfachen Aufbau auszeichnet und bei dem auch ein hoher Avalanchestrom homogen über das Zellenfeld ver teilt fließt, ohne dass der Durchlasswiderstand des Halblei terbauelementes erhöht wird.The object of the present invention is a semiconductor to specify component with high avalanche strength and its manufacturing process, which is characterized by a simple structure and also in the a high avalanche current homogeneously across the cell field divides flows without the forward resistance of the semi-lead terbauelement is increased.
Diese Aufgabe wird bei einem Halbleiterbauelement der ein gangs genannten Art erfindungsgemäß dadurch gelöst, dass bei an den beiden Elektroden anliegender Sperrspannung sich die Raumladungszone in der Richtung zwischen den beiden Elektro den im Randbereich über eine größere Ausdehnung als im Zen tralbereich erstreckt.This task is the one in a semiconductor device gangs mentioned solved according to the invention in that at the reverse voltage applied to the two electrodes Space charge zone in the direction between the two electric that in the edge area over a larger extent than in Zen tral area extends.
Ein Verfahren zur Herstellung eines derartigen Bauelements ist im Anspruch 12 angegeben.One method of manufacturing such a device is specified in claim 12.
Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous developments of the invention result from the subclaims.
Bei dem erfindungsgemäßen Halbleiterbauelement mit hoher
Avalanchefestigkeit wird von den folgenden Überlegungen aus
gegangen:
Die maximale Spannung, die in einem Halbleiterbauelement im
Zellenfeld und im Randbereich auftreten kann, ist jeweils
durch die vertikale Ausdehnung der Raumladungszone begrenzt.
Mit anderen Worten, diese maximale Spannung Umax muss kleiner
sein als das Produkt aus der vertikalen Ausdehnung WRLZ und
der kritischen Feldstärke Ecrit, so dass Umax < WRLZ × Ecrit
gilt. Die Einhaltung dieser Bedingung ist insbesondere bei
Kompensationsbauelementen problematisch, da bei diesen die
vertikale Ausdehnung oder Weite der Raumladungszone im Zel
lenfeld und im Randbereich immer im Wesentlichen gleich ist.
Es ist daher prinzipiell schwierig zu verhindern, dass das
Zellenfeld die Durchbruchspannung des Randbereiches er
reicht.In the semiconductor component according to the invention with high avalanche strength, the following considerations are used:
The maximum voltage that can occur in a semiconductor component in the cell field and in the edge region is limited in each case by the vertical extent of the space charge zone. In other words, this maximum voltage U max must be less than the product of the vertical extension W RLZ and the critical field strength E crit , so that U max <W RLZ × E crit applies. Compliance with this condition is particularly problematic in the case of compensation components, since in these the vertical extent or width of the space charge zone in the cell field and in the edge area is always essentially the same. In principle, it is therefore difficult to prevent the cell field from reaching the breakdown voltage of the edge region.
In Abkehr vom bisherigen Stand der Technik ist bei dem er findungsgemäßen Halbleiterbauelement mit hoher Avalanchefe stigkeit nun vorgesehen, dass sich die Raumladungszone im Randbereich bei der für das Halbleiterbauelement spezifi zierten Durchbruchspannung über eine größere vertikale Aus dehnung erstreckt als im eigentlichen Zellenfeld. Dabei kann zum Randbereich auch ein gewisser Übergangsbereich gehören, der noch einen schmalen Streifen am Rand des eigentlichen Zellenfeldes umfasst.In departure from the previous state of the art, he is Semiconductor component according to the invention with high avalanche bosses now provided that the space charge zone in the Edge area in the specific for the semiconductor device decorated breakdown voltage over a larger vertical out stretch extends as in the actual cell field. It can a certain transition area also belongs to the border area, which is still a narrow strip on the edge of the actual one Cell field includes.
Die größere vertikale Ausdehnung der Raumladungszone im Randbereich kann beispielsweise durch eine größere Schicht dicke der niedrig dotierten Gebiete bzw. Schichten im Rand bereich auf einfache Weise erreicht werden.The greater vertical extent of the space charge zone in the Edge area can, for example, by a larger layer thickness of the low-doped regions or layers in the edge range can be easily reached.
An dem erfindungsgemäßen Halbleiterbauelement ist von beson derem Vorteil, dass durch die größere Ausdehnung der Raumla dungszone im Randbereich dieser eine Durchbruchspannung bzw. Spannung, bei der Instabilitäten auftreten, erreichen kann, die höher ist als die maximale Spannung, die das Zellenfeld bei einem beliebigen Strom aufzunehmen vermag. Mit anderen Worten, damit wird die Avalanchefestigkeit des Halbleiter bauelementes nicht mehr durch den Randbereich, sondern nur noch durch das Zellenfeld bestimmt. In diesem kann der Ava lanchestrom homogen fließen, so dass letztlich der maximal mögliche Avalanchestrom proportional zur Fläche des Zellen feldes wird.Of the semiconductor component according to the invention is of particular importance the advantage that the larger expansion of the room development zone in the edge region of this a breakdown voltage or Voltage at which instabilities occur can reach which is higher than the maximum voltage that the cell field can take up any current. With others Words, so that the avalanche resistance of the semiconductor component no longer through the edge area, but only still determined by the cell field. In this the Ava lanchestrom flow homogeneously, so that ultimately the maximum possible avalanche current proportional to the area of the cells field.
Es sei noch angemerkt, dass unter "Zentralbereich" grund sätzlich das Zellenfeld eines Halbleiterbauelementes zu ver stehen ist. Da aber - wie bereits oben erwähnt wurde - zum Randbereich auch ein gewisser Übergangsbereich zum Zellen feld bzw. ein schmaler Streifen am Rand des Zellenfeldes gehören kann, bedeutet bei der vorliegenden Anmeldung der "Zentralbereich" das Zellenfeld ohne diesen Übergangsbereich bzw. schmalen Streifen am Rand des Zellenfeldes.It should also be noted that under "central area" reason additionally to ver the cell field of a semiconductor device stand is. But since - as already mentioned above - for Border area also a certain transition area to the cells field or a narrow strip at the edge of the cell field can means in the present application the "Central area" the cell field without this transition area or narrow stripes on the edge of the cell field.
Wesentlich an dem erfindungsgemäßen Halbleiterbauelement ist somit zusammenfassend, dass dieses derart gestaltet ist, dass sich die Raumladungszone im Randbereich über eine grö ßere vertikale Ausdehnung erstreckt als im eigentlichen Zel lenfeld (bzw. Zentralbereich). Dieser Grundgedanke der vor liegenden Erfindung kann auf herkömmliche Halbleiterbauele mente und besonders vorteilhaft auf Kompensationsbauelemente angewandt werden. Auch braucht das Bauelement nicht ein Transistor zu sein. Vielmehr kann es sich beispielsweise um einen IGBT (Bipolartransistor mit isoliertem Gate), eine Diode usw. handeln. Wesentlich allein ist das Vorhandensein eines sperrenden pn-Überganges und die Aufteilung des Halb leiterbauelementes in einen Zentralbereich, also insbesonde re im Falle eines Transistors in ein Transistor-Zellenfeld, und in einen Randbereich.What is essential to the semiconductor component according to the invention in summary that this is designed in such a way that the space charge zone in the edge area extends over a larger extends more vertically than in the actual cell lenfeld (or central area). This basic idea of before invention can be based on conventional semiconductor devices ment and particularly advantageous on compensation components be applied. The component does not need one either Transistor to be. Rather, it can be, for example an IGBT (insulated gate bipolar transistor), one Act diode etc. The existence is essential a blocking pn junction and the division of the half conductor component in a central area, in particular re in the case of a transistor in a transistor cell array, and into an edge area.
Die größere vertikale Ausdehnung der Raumladungszone im Randbereich als im Zentralbereich kann - wie bereits erwähnt wurde - durch eine größere Dicke der niedrig dotierten Schichten im Randbereich erreicht werden. Dies ist bei spielsweise dadurch möglich, dass im Randbereich ein zusätz liches schwach dotiertes Gebiet des einen oder des anderen Leitungstyps vorgesehen ist, so dass im Randbereich in der Richtung zwischen den beiden Elektroden eine schwache Dotie rung über eine größere Ausdehnung als im Zentralbereich vor liegt. Dabei ist es auch möglich, bei einem Kompensations bauelement im Randbereich für die Kompensationsgebiete bzw. p- und n-leitenden Säulen ein feineres Raster als im Zen tralbereich vorzusehen, so dass hier das zusätzliche schwach dotierte Gebiet noch durch ein feineres "Kompensationsra ster" im Randbereich ergänzt ist. The greater vertical extent of the space charge zone in the Border area than in the central area can - as already mentioned was - by a greater thickness of the low doped Layers in the edge area can be reached. This is at possible, for example, that an additional weakly doped area of one or the other Cable type is provided so that in the edge area in the Direction between the two electrodes a weak dotie extension over a larger extent than in the central area lies. It is also possible with a compensation component in the edge area for the compensation areas or p- and n-type columns have a finer grid than in Zen tral area, so that here the additional weak endowed area still by a finer "compensation area ster "is added in the marginal area.
Weiterhin ist es auch möglich, den Randbereich in der Rich tung zwischen den beiden Elektroden dicker als den Zentral bereich auszubilden. Schließlich können bei einem Kompensa tionsbauelement auch noch die Kompensationsgebiete bzw. p- und n-leitenden Säulen im Randbereich in der Richtung zwi schen den beiden Elektroden mit einer größeren Ausdehnung als im Zentralbereich versehen werden.It is also possible to set the border area in the rich between the two electrodes thicker than the central to train the area. Finally, with a Kompensa tion component also the compensation areas or p- and n-type columns in the edge area in the direction between between the two electrodes with a larger extension than be provided in the central area.
Im übrigen ist bei dem erfindungsgemäßen Halbleiterbauele ment, das in bevorzugter Weise ein Kompensationsbauelement ist, der Randbereich noch in sonst an sich üblicher Weise mit Feldplatten und/oder einem Schutzring ausgestattet.Otherwise, the semiconductor device according to the invention ment, which is preferably a compensation component is, the edge area in a manner that is otherwise customary equipped with field plates and / or a protective ring.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen:The invention will be described in more detail below with reference to the drawings explained. Show it:
Fig. 1 eine Schnittdarstellung durch ein Kompensations bauelement nach einem ersten Ausführungsbeispiel der Erfindung, Fig. 1 is a sectional view through a compensation device according to a first embodiment of the invention,
Fig. 2 eine Schnittdarstellung durch ein Kompensations bauelement nach einem zweiten Ausführungsbeispiel der vorliegenden Erfindung, Fig. 2 is a sectional view through a compensation device according to a second embodiment of the present invention,
Fig. 3 eine Schnittdarstellung durch ein "klassisches" Halbleiterbauelement nach einem dritten Ausfüh rungsbeispiel der vorliegenden Erfindung, Fig. 3 is a sectional view through a "classic" A semiconductor device according to a third exporting approximately example of the present invention,
Fig. 4 eine Schnittdarstellung durch ein klassisches Halbleiterbauelement nach einem vierten Ausfüh rungsbeispiel der vorliegenden Erfindung, Fig. 4 is a sectional view through a classic semiconductor device according to a fourth exporting approximately example of the present invention,
Fig. 5 eine Schnittdarstellung durch ein Kompensations bauelement nach einem fünften Ausführungsbeispiel der vorliegenden Erfindung, Fig. 5 is a sectional view through a compensation device according to a fifth embodiment of the present invention,
Fig. 6 eine Schnittdarstellung durch ein herkömmliches Kompensationsbauelement und Fig. 6 is a sectional view through a conventional compensation component and
Fig. 7 eine Schnittdarstellung durch ein anderes her kömmliches Kompensationsbauelement. Fig. 7 is a sectional view through another conventional compensation component ago.
Die Fig. 6 und 7 sind bereits eingangs erläutert worden. FIGS. 6 and 7 have already been explained in the introduction.
In den Figuren werden für einander entsprechende Bauteile je weils die gleichen Bezugszeichen verwendet.Corresponding components are shown in the figures because the same reference numerals are used.
Fig. 1 zeigt eine Schnittdarstellung durch ein Kompensations bauelement (MOS-Vertikaltransistor) nach einem ersten Ausfüh rungsbeispiel der vorliegenden Erfindung. Dieses Kompensati onsbauelement unterscheidet sich von dem Kompensationsbauele ment der Fig. 6 speziell dadurch, dass im Randbereich 2 un terhalb der p-leitenden Säulen 6 und der n-leitenden Schicht 5 in der n-leitenden Schicht 4 noch ein n-- oder p--leitendes Gebiet 17 vorgesehen ist. Wenn die n-leitende Schicht eine Dotierungskonzentration von etwa 1015 Ladungsträgern/cm+3 hat, so kann für das Gebiet 17 eine Ladungsträgerkonzentration von etwa 1014 Ladungsträgern/cm3 oder weniger vorgesehen werden. Ein Höchstwert für das Gebiet 17 beträgt etwa 5.1014 La dungsträger/cm3. Fig. 1 shows a sectional view through a compensation component (vertical MOS transistor) according to a first embodiment of the present invention. This Kompensati onsbauelement differs from the Kompensationsbauele ment of Figure 6 specifically in that un in the edge region 2 terhalb the p-type pillar 6 and the n-type layer 5 in the n-type layer 4 have a n -. - or p - conductive area 17 is provided. If the n-type layer has a doping concentration of approximately 10 15 charge carriers / cm +3 , a charge carrier concentration of approximately 10 14 charge carriers / cm 3 or less can be provided for the region 17 . A maximum value for area 17 is approximately 5.10 14 charge carriers / cm 3 .
Wenn zwischen den Elektroden 13 und 16 eine Sperrspannung von beispielsweise 100 bis 1000 V anliegt, so stellt sich eine Raumladungszonengrenze ein, die im Randbereich 2 tiefer als im Zellenfeld 1 verläuft. Im Sperrfall kann sich bei dem in Fig. 1 gezeigten Kompensationsbauelement, das eine hohe Sperrfähigkeit von beispielsweise 100 bis 1000 V hat, die Raumladungszone (vgl. deren Grenze 18) noch ein kleines Stück in die unterhalb der Kompensationsstruktur aus den p-leiten den Säulen 6 und der n-leitenden Schicht 5 vorgesehene n-lei tende Schicht 4 erstrecken. Das elektrische Feld wird dort aber rasch abgebaut. Damit nimmt das n- leitende Gebiet aus dem Substrat 3 und der Schicht 4 kaum noch Sperrspannung auf.If a reverse voltage of, for example, 100 to 1000 V is present between the electrodes 13 and 16 , a space charge zone boundary is established which runs lower in the edge region 2 than in the cell field 1 . In the case of blocking, in the compensation component shown in FIG. 1, which has a high blocking capability of, for example, 100 to 1000 V, the space charge zone (cf. its limit 18 ) can still be a little bit into the columns below the compensation structure from the p-conductors 6 and the n-type layer 5 provided n-type layer 4 extend. However, the electric field is quickly broken down there. As a result, the n-type region from the substrate 3 and the layer 4 hardly absorbs reverse voltage.
Im Randbereich 2 liegt unterhalb der Kompensationsstruktur das n-- oder p--leitende Gebiet 17, das so niedrig dotiert oder sogar undotiert ist, dass das elektrische Feld nicht vollständig abgebaut (bei n--Dotierung) bzw. nicht wesentlich erhöht (bei p--Dotierung) wird. Damit wird auch in diesem Ge biet noch Sperrspannung aufgenommen, so dass insgesamt der Randbereich 2 eine höhere Sperrfähigkeit aufweist als das Zellenfeld 1.In the edge region 2 is below the compensation structure of the n - - or p - -type region 17, is that the electric field is not completely degraded the doped so low or even undoped (with n - doping) or does not significantly increase (at p - -doping). Thus, reverse voltage is also recorded in this area, so that overall the edge region 2 has a higher blocking capability than the cell field 1 .
Fig. 2 zeigt als weiteres Ausführungsbeispiel der Erfindung einen Schnitt durch einen Leistungstransistor, der sich von dem Leistungstransistor des Ausführungsbeispiels von Fig. 1 dadurch unterscheidet, dass im Randbereich 2 für die Kompen sationsstruktur ein feineres Raster - ähnlich wie bei dem bestehenden Kompensationsbauelement von Fig. 7 - vorgesehen ist. Durch dieses feinere Raster der Kompensationsstruktur, also der p-leitenden Säulen 6 in der n-leitenden Schicht 5, wird ein homogenerer Verlauf der elektrischen Feldstärke in folge der gleichmäßigeren Dotierung im Randbereich 2 er reicht. Auch sind hier elektrische Querfelder in der Kompen sationsstruktur nicht zuletzt infolge der genauen Kompensa tion der n-leitenden Dotierung und der p-leitenden Dotierung erheblich kleiner. Fig. 2 shows a further embodiment of the invention, a section through a power transistor, which differs from the power transistor of the embodiment of Fig. 1 in that in the edge region 2 for the compensation structure, a finer grid - similar to the existing compensation component of Fig. 7 - is provided. This finer grid of the compensation structure, ie the p-type pillars 6 in the n-type layer 5 , results in a more homogeneous course of the electric field strength as a result of the more uniform doping in the edge region 2 . Here too, transverse electrical fields in the compensation structure are considerably smaller, not least because of the precise compensation of the n-type doping and the p-type doping.
In beiden Ausführungsbeispielen der Fig. 1 und 2 ist die vertikale Ausdehnung der Raumladungszone (vgl. deren Grenz linie 18) im Randbereich 2 größer als im Zentralbereich bzw. Zellenfeld 1.In both exemplary embodiments of FIGS. 1 and 2, the vertical extent of the space charge zone (see its boundary line 18 ) is larger in the edge region 2 than in the central region or cell field 1 .
In Fig. 3 ist als weiteres Ausführungsbeispiel der Erfindung eine Grundstruktur eines Leistungstransistors oder einer Diode gezeigt, bei der eine p-leitende Wanne 19 einen sper renden pn-Übergang 20 mit der n-leitenden Schicht 5 bildet. Hier erfolgt eine Ausdehnung der Raumladungszone (vgl. deren Grenzlinie 18) auch in Richtung auf die Hauptoberfläche 9 des Halbleiterkörpers. Infolge des n-- oder p-- oder undo tierten Gebietes 17 im Randbereich 2 ist die Ausdehnung W2 der Raumladungszone im Randbereich 2 größer als die Ausdeh nung W1 der Raumladungszone im Zellenfeld 1 bzw. Zentralbe reich 1'.In Fig. 3, a basic structure of a power transistor or a diode is shown as a further embodiment of the invention, in which a p-type well 19 forms a blocking pn junction 20 with the n-type layer 5 . Here, the space charge zone (see its boundary line 18 ) also extends in the direction of the main surface 9 of the semiconductor body. As a result of the n - - or p - - or undoped region 17 in the edge region 2 , the extent W2 of the space charge zone in the edge region 2 is greater than the extent W1 of the space charge zone in the cell field 1 or central region 1 '.
Das Ausführungsbeispiel von Fig. 3 lässt sich ohne weiteres auf ein Kompensationsbauelement anwenden, indem dort zusätz lich im Randbereich 2 p-leitende Säulen 6 in der n-leitenden Schicht 5 vorgesehen werden.The embodiment of Fig. 3 can be readily applied to a compensation component applied by zusätz there Lich in the edge region 2, p-type pillar 6 in the n-type layer 5 are provided.
Fig. 4 zeigt ein weiteres Ausführungsbeispiel des erfin dungsgemäßen Halbleiterbauelementes, wobei hier im Unter schied zum Ausführungsbeispiel der Fig. 1 bis 3 auf das Ge biet 17 verzichtet wird und statt dessen der Randbereich mit einer größeren Schichtdicke der Schicht 5 ausgestattet ist. Infolge dieser größeren Schichtdicke ist die vertikale Aus dehnung W2 der Raumladungszone im Randbereich 2 auch hier deutlich größer als die vertikale Ausdehnung W1 dieser Raum ladungszone im Zentralbereich 1'. Schließlich ist in Fig. 5 als weiteres Ausführungsbeispiel der Erfindung ein Schnitt durch einen Leistungstransistor gezeigt. Bei diesem Lei stungstransistor haben die p-leitenden Säulen 6 im Randbe reich 2 eine größere Eindringtiefe als im Zellenfeld 1. Durch diese Maßnahme kann sich die Raumladungszone in die Tiefe des Halbleiterbauelementes weiter ausdehnen, so dass auch hier die Bedingung einer größeren vertikalen Ausdehnung der Raumladungszone 2 im Randbereich 1 im Vergleich zur Aus dehnung der Raumladungszone im Zellenfeld 1 erfüllt ist. Fig. 4 shows a further embodiment of the inven tion inventive semiconductor device, here in the difference from the embodiment of FIGS . 1 to 3 on the Ge area 17 is omitted and instead the edge region is equipped with a greater layer thickness of layer 5 . As a result of this greater layer thickness, the vertical extension W2 of the space charge zone in the edge region 2 is also significantly greater here than the vertical extension W1 of this space charge zone in the central region 1 '. Finally, a section through a power transistor is shown in FIG. 5 as a further exemplary embodiment of the invention. In this Lei stung transistor, the p-type pillars 6 in the edge region 2 have a greater depth of penetration than in the cell array 1 . As a result of this measure, the space charge zone can expand further into the depth of the semiconductor component, so that the condition of a greater vertical expansion of the space charge zone 2 in the edge region 1 compared to the expansion of the space charge zone in the cell array 1 is also met here.
Die Halbleiterbauelemente gemäß den Ausführungsbeispielen der Fig. 1 und 3 können beispielsweise durch Aufbringen der schwächer dotierten n-leitenden Schicht 4 bzw. n--leitenden Schicht 5 auf das n+-leitende Substrat 1 mittels Epitaxie und maskiertes Einbringen einer n-leitenden Dotierung im Zen tralbereich 1' sowie gegebenenfalls im äußeren Teil des Randbereiches durch Implantation und Diffusion hergestellt werden, so dass im Randbereich 2 das schwächer n--leitende Gebiet 17 zurückbleibt. Die Implantationsenergie kann dabei gegebenenfalls so hoch eingestellt werden, dass die Dotie rung zu dem n+-leitenden Substrat nicht abfällt. . The semiconductor devices according to the embodiments of Figures 1 and 3, for example, by applying the weakly doped n-type layer 4 and n - layer 5 -type on the n + substrate 1 by means of epitaxy and masked introducing an n-type dopant in Central region 1 'and optionally in the outer part of the edge region can be produced by implantation and diffusion, so that the weaker n - -conducting region 17 remains in the edge region 2 . The implantation energy can optionally be set so high that the doping to the n + -conducting substrate does not drop.
Eine andere Möglichkeit zur Herstellung der Halbleiterbau elemente gemäß den Fig. 1 bis 3 besteht darin, nach epitak tischem Aufwachsen der Schicht 4 auf dem Substrat 3 eine p- leitende Dotierung im Randbereich 2 durch Implantation und Diffusion einzubringen, so dass die Dotierung der n-lei tenden Schichten 4 hier weitgehend kompensiert wird und das n-- bzw. p--leitende oder auch insgesamt undotierte Gebiet 17 entsteht.Another possibility for producing the semiconductor components according to FIGS . 1 to 3 is to introduce a p-type doping in the edge region 2 by implantation and diffusion after the epitaxial growth of the layer 4 on the substrate 3 , so that the doping of the n- conductive layers 4 is largely compensated here and the n - - or p - -conducting or even undoped region 17 is formed.
In den oben angegebenen Ausführungsbeispielen können die Leitfähigkeitstypen selbstverständlich jeweils vertauscht werden. Die Erfindung ist also keineswegs darauf beschränkt, dass p-leitende Säulen 6 in einer n-leitenden Schicht 5 vor gesehen sind. Vielmehr ist es auch möglich, n-leitende Säu len in einer p-leitenden Schicht vorzusehen.In the exemplary embodiments given above, the conductivity types can of course be interchanged. The invention is therefore in no way limited to the fact that p-type columns 6 are seen in an n-type layer 5 . Rather, it is also possible to provide n-type columns in a p-type layer.
Claims (12)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10100802A DE10100802C1 (en) | 2001-01-10 | 2001-01-10 | Semiconductor component with high avalanche strength and its manufacturing process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE10100802A DE10100802C1 (en) | 2001-01-10 | 2001-01-10 | Semiconductor component with high avalanche strength and its manufacturing process |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| DE10100802C1 true DE10100802C1 (en) | 2002-08-22 |
Family
ID=7670125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| DE10100802A Expired - Fee Related DE10100802C1 (en) | 2001-01-10 | 2001-01-10 | Semiconductor component with high avalanche strength and its manufacturing process |
Country Status (1)
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| 8100 | Publication of the examined application without publication of unexamined application | ||
| D1 | Grant (no unexamined application published) patent law 81 | ||
| 8364 | No opposition during term of opposition | ||
| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |