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DE10057665A1 - Integrierte Schaltung und Herstellungsverfahren dazu - Google Patents

Integrierte Schaltung und Herstellungsverfahren dazu

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Publication number
DE10057665A1
DE10057665A1 DE10057665A DE10057665A DE10057665A1 DE 10057665 A1 DE10057665 A1 DE 10057665A1 DE 10057665 A DE10057665 A DE 10057665A DE 10057665 A DE10057665 A DE 10057665A DE 10057665 A1 DE10057665 A1 DE 10057665A1
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DE
Germany
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field effect
integrated circuit
transistors
stacked
substrate
Prior art date
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Withdrawn
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DE10057665A
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English (en)
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Adolf Bernds
Wolfgang Clemens
Walter Fix
Henning Rost
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Siemens AG
Original Assignee
Siemens AG
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Publication date
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Priority to PCT/DE2001/003163 priority patent/WO2002015293A2/de
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Abstract

Mit der Erfindung ist es möglich, die Komponentendichte einer integrierten Schaltung erheblich zu erhöhen, weil die nutzbare Oberfläche eines Substrats durch Stapelung vervielfacht wird. Dies ist insbesondere für die OFET-Technik, also für die, auf organischen Feld-Effekt-Transistoren basierenden Schaltungen von Bedeutung, weil diese generell einen größeren Platzbedarf haben als die Transistoren der herkömmlichen Silizium-Technologie.

Description

Die Erfindung betrifft eine integrierte Schaltung, insbeson­ dere eine mit zumindest zwei organischen Feld-Effekt-Transis­ toren, die einen, im Vergleich herkömmlichen zweidimensio­ nalen integrierten Schaltungen, verringerten Platzbedarf hat.
Bisher bekannt ist, z. B. aus der DE 100 40 441.3, integrierte Schaltungen, bei denen Transistoren, insbesondere organische Feld-Effekt-Transistoren, flächig zur Ausbildung einer Schal­ tung logisch verbunden werden. Dabei werden mehrere Transis­ toren auf ein Substrat aufgebracht und logisch verknüpft.
Die Oberfläche des Substrats begrenzt dabei die Anzahl der Transistoren, die zusammen die integrierte Schaltung ergeben, weil die Transistoren nur nebeneinander und in einem Mindest­ abstand angeordnet sind, so dass nicht der Feld-Effekt des einen Transistors einen benachbarten Transistor stört oder umgekehrt. Nachteilig daran ist, dass der zweidimensionale, also flächige Platzbedarf der integrierten Schaltung relativ hoch ist.
Aufgabe der Erfindung ist es, eine integrierte Schaltung zur Verfügung zu stellen, bei der der Platzbedarf der einzelnen Transistoren minimiert ist.
Gegenstand der Erfindung ist eine integrierte Schaltung mit zumindest zwei Transistoren die gestapelt angeordnet sind. Außerdem ist Gegenstand der Erfindung ein Verfahren zur Her­ stellung einer integrierten Schaltung mit gestapelten Tran­ sistoren.
Mit der Erfindung lässt sich die nutzbare Fläche eines Sub­ strats verdoppeln bzw. vervielfachen, weil die Transistoren nicht nur nebeneinander, sondern auch übereinander angeordnet werden können. Der Term "Vervielfachung" bezeichnet dabei nicht nur ganzzahlige Vielfache.
Bevorzugt sind zumindest zwei der gestapelten Transistoren organische Feld-Effekt-Transistoren.
Bei der Stapelung von organischen Feld-Effekt-Transistoren (OFETs) kann beispielsweise die Verkapselung und/oder Abde­ ckung des unteren OFETs als Substrat und/oder Träger für den oberen OFET dienen. Dabei wird die Dicke und das Material der Verkapselung so gewählt, dass sie keinen Feldeffekt von der Gate-Elektrode des unteren Transistors auf die Drain- oder Source-Elektrode des oberen Transistors zulässt. Entsprechend wird die Dicke der verkapselnden und/oder isolierenden Schicht so gewählt, dass sie weit größer ist als die der Iso­ latorschicht zwischen der Gate-Elektrode und den Source/­ Drain-Elektroden eines OFETs. Die Dicke der Schicht zwischen zwei gestapelten Transistoren ist bevorzugt weit über 200 nm beispielsweise im Bereich zwischen 400 und 800 nm, insbesonde­ re ca. 600 nm.
Als Material für die Verkapselung wird bevorzugt eine Isola­ torschicht verwendet. Materialien dafür sind die gängigen Isolatoren in der organischen Halbleitertechnik, wie z. B. Po­ lyvinylphenol (PVP).
Als Substrat wird die unterste Schicht eines Transistors be­ zeichnet, in der Regel handelt es sich dabei um Glas, Silizi­ umdioxid, flexible Substrate wie Folien oder ähnliches.
Die Verkapselung hingegen ist die oberste Schutzschicht eines Transistors, z. B. die Schicht über der Gate Elektrode, die zum Schutz der Funktionspolymere vor Umwelteinflüssen aufge­ bracht wird.
Zur Verdeutlichung einer Ausführungsform der Erfindung wird im Folgenden noch die Figur eines Querschnitts durch zwei aufeinander gestapelte organische Feld-Effekt-Transistoren erläutert.
Der Aufbau von unten nach oben zeigt folgende Schichten einer integrierten Schaltung:
Unten ist das Substrat 1 zu erkennen, auf dem die Drain- und Source-Elektroden 2 links und rechts außen und, sie umgebend, die Halbleiterschicht 3 aufgebracht ist. Auf der Halbleiter­ schicht 3 befindet sich die erste Isolatorschicht 4. Auf die­ ser sitzt eine Gate-Elektrode 5, die über eine Kontaktfahne 6 mit einer Source- und/oder Drain-Elektrode 2 eines unteren Transistors derart verknüpft ist, dass sie, sobald dort zwi­ schen Drain- und Source-Elektrode 2 durch die Halbleiter­ schicht 3 Strom fließt, geschaltet wird und ein Stapel von Transistoren entsprechend, mit der Verzögerung eines Domino- Effekts, durch Anlegen von Strom an die unterste Gate-Elek­ trode 5 eingeschaltet wird. Über einer Gate-Elektrode 5 be­ findet sich die zweite Isolatorschicht 7, durch die der Sta­ pelaufbau der Transistoren ermöglicht wird.
Mit der Erfindung ist es möglich, die Komponentendichte einer integrierten Schaltung erheblich zu erhöhen, weil die nutzba­ re Oberfläche eines Substrats durch Stapelung vervielfacht wird. Dies ist insbesondere für die OFET-Technik, also für die, auf organischen Feld-Effekt-Transistoren basierenden Schaltungen von Bedeutung, weil diese generell einen größeren Platzbedarf haben als die Transistoren der herkömmlichen Si­ lizium-Technologie.

Claims (9)

1. Integrierte Schaltung mit zumindest zwei Transistoren, die gestapelt angeordnet sind.
2. Integrierte Schaltung, bei der die nutzbare Oberfläche des Substrates ein Vielfaches ihrer tatsächlichen Oberfläche ist.
3. Integrierte Schaltung nach einem der vorstehenden Ansprü­ che, die zumindest zwei organische Feld-Effekt-Transistoren umfasst.
4. Integrierte Schaltung nach einem der vorstehenden Ansprü­ che, bei der bei gestapelter Anordnung die Abdeckung und/oder Verkapselung eines unteren Transistors als Substrat und/oder Träger eines oberen Transistors dient.
5. Integrierte Schaltung nach einem der vorstehenden Ansprü­ che, bei der die Verkapselung eines unteren Transistors bei gestapelter Anordnung eine Dicke von größer 200 nm hat.
6. Verfahren zur Herstellung einer integrierten Schaltung durch Stapelung und/oder Anordnung nebeneinander von zumin­ dest zwei Transistoren.
7. Verfahren nach Anspruch 6, bei dem zumindest zwei organi­ sche Feld-Effekt-Transistoren gestapelt werden.
8. Verwendungen einer integrierten Schaltung mit zumindest zwei Transistoren, die gestapelt angeordnet sind, zum Aufbau logischer Schaltungen.
9. RFID-Tag mit zumindest einer integrierten Schaltung, die zumindest zwei gestapelt angeordnete Transistoren umfasst.
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