DD128546B1

DD128546B1 - METHOD AND CIRCUIT ARRANGEMENT FOR TESTING PROGRAMMABLE CONTROLS

Info

Publication number: DD128546B1
Application number: DD19553676A
Authority: DD
Inventors: Klaus Schroeter; Gerhard Weissbach; Rolf Waetzig; Rainer Kuhn; Bernd Zimmermann
Original assignee: Klaus Schroeter; Gerhard Weissbach; Rolf Waetzig; Rainer Kuhn; Bernd Zimmermann
Priority date: 1976-11-01
Filing date: 1976-11-01
Publication date: 1982-10-27
Also published as: DD128546A1

Description

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Titel der ErfindungTitle of the invention

Schaltungsanordnung zur Prüfung programmierbarer SteuerungenCircuit arrangement for testing programmable controllers

Anwendungsgebiet der ErfindungField of application of the invention

Das Anwendungsgebiet der Erfindung ist die Prüfung programmierbarer Steuerungen während des Steuervorganges· Die programmierbare Steuerung enthält eine Logikeinheit die gemäß einem Steuerprogramm Ausgabebefehle an Ausgabekanäle abgibt· Verwendung findet eine Fehlerschaltung, die aus einem Schieberegister, Kquivalenzgattern und einem Fehlermeldebaustein besteht· Im Schieberegister läuft ein Prüfbit zyklisch um·The field of application of the invention is the testing of programmable controllers during the control process. The programmable controller contains a logic unit which outputs output commands to output channels in accordance with a control program. Use is made of an error circuit consisting of a shift register, equivalent gates and an error message block A check bit is cycled in the shift register around·

Obwohl programmierbare Steuerungen mit Bauelementen hoher Zuverlässigkeit ausgestattet sind, hat sich herausgestellt, daß auf eine Überwachung der Funktionstüchtigkeit nicht gänzlich verzichtet werden kann· Die in der Steuerung enthaltene, mit Daten seriell betriebene Logikeinheit ist allen Eingängen und Ausgängen zugeordnet· Eine in der Steuerung auftretende Störung wirkt sich in einem nicht vorhersehbaren Umfang auf eine Vielzahl von Ausgängen aus und läßt dort zugleich mehrere fehlerhafte Ausgangssignale auftreten· Dies muß umso mehr .vermieden werden, je umfangreicher Steuervorgänge stattfinden·Although programmable controllers are equipped with high reliability devices, it has been found that monitoring of operation can not be completely dispensed with. · The serialized logic unit included in the controller is associated with all inputs and outputs. · An error occurring in the controller Affects a large number of outputs to an unpredictable extent and at the same time causes several faulty output signals to occur. This has to be avoided all the more, the more extensive control processes take place.

Charakteristik der bekannten technischen LösungenCharacteristic of the known technical solutions

Eine bekannte Überprüfung programmierbarer Steuerungen während <les Steuervprganges ist in DT-OS 2 500 646 beschrieben· Diese Überprüfung setzt sich aus mehreren selbständi-, gen Prüfverfahren zusammen» Eines davon besteht in der Anwendung eines speziellen Prüfprogrammes· Dabei werden im Steuerprogramm eingefügte und ausschließlich der Prüfung dienende Einzelbefehle aus dem Speicher der programmierbaren Steuerung ausgelesen und von der Logikeinheit verarbeitet· Ber Speicher der programmierbaren Steuerung besteht aus mehreren Segmenten· In jedem Segment ist neben einem Teil des Steuerprogrammes zumindest einer der Einzelbefehle des Prüfprogrammes gespeichert· Die richtige Verarbeitung dieser Einzelbefehle wird mittels zweier eigens dazu reservierter Ausgangsschaltkreise festgestellt· Einer der beiden Ausgangsschaltkreise wechselt seinen Speicherzustand in Abhängigkeit dieser Einzelbefehle· Der andere der beiden Ausgangsschaltkreise dient der Meldung eines festgestellten Fehlers* Dieses Prüfverfahren schließt auch die Segmente des Speichers als Prüfobjekte ein·A known check of programmable controllers during the control process is described in DT-OS 2 500 646. This check consists of several independent test methods. One of them consists in the use of a special test program checking read serving individual commands from the memory of the programmable controller and processed by the logic unit · Ber memory of the programmable controller consists of several segments · In each segment, at least one of the individual commands of the checking program is stored adjacent to a portion of the control program · the correct processing of these single commands is via two specially reserved output circuits detected · One of the two output circuits changes its memory state in response to these individual commands · The other of the two output circuits is used to report a festgestel Errors * This test procedure also includes the segments of the memory as test objects.

Nachteilig ist, daß der Speicher als einer der überwachten Steuerungsbestandteile selbst zugleich Funktionen der Überprüfung ausübt· Dadurch ist nicht sichergestellt, daß im Speicher aufgetretene Störungen in jedem Fall ^V£>° äen i"ür Prüfaufgaben reservierten Ausgangsschaltkreisen bemerkt werden und die programmierbare Steuerung blockiert wird· Die Wirksamkeit des beschriebenen Prüfverfahrene ist eingeschränkt· Das beschriebene Prüfverfahren hat darüber hinaus den Sachteil, da.ß Ausgangsschaltkreise für Prüfzwecke belegt werden und nicht für Ausgabebefehle zur Verfügung stehen·A disadvantage is that the memory as one of the monitored control components even at the same time functions of the verification exerts · As a result, it is not ensured that occurred in the memory disturbances in each case ^{V £>} ° AEEN be noted i "ÜR inspection tasks reserved output circuits, and the programmable controller is blocked · The effectiveness of the test method described is limited · The test method described also has the fact that output circuits are occupied for test purposes and are not available for output instructions.

Weiterhin ist es aus der Vorveröffentlichung von Peatman, J.B., "The design of digital Systems", Mc Graw-Hill 1972, Seite 434 - 436 bekannt, einen aus mehreren in R_eihe geschaltetenFurthermore, it is known from prior publication of Peatman, JB, "The design of digital systems", McGraw-Hill 1972, page 434-436 known a switched several ihe in _Re

Flip-Flops bestellenden Zähler dadurch zu prüfen, daß ihm ein vollkommen gleichartig aufgebauter zweiter Zähler beigefügt wird und beide Zähler von den gleichen; Signalen betrieben werden· In jeder Zählstufe ist der Ausgang des Flip-Flops des zu prüfenden Zählers mit dem ersten Eingang eines zugeordneten Äquivalenzgatters verbunden, der Ausgang des entsprechenden Flip-Flops des zweiten Zählers mit dem zweiten Eingang dieses zugeordneten Äquivalenzgatters, Die Ausgänge aller Äquivalenzgatter sind disjunktiv verknüpft und anschließend einem Fehlermeldebaustein zugeführt· Der zweite Zähler, die Äquivalenzgatter und der Fehlermeldebaustein können insgesamt als Fehlerschaltung bezeichnet werden.Checking flip-flops ordering counter by adding a second counter of the same kind and both counters of the same; In each counting stage, the output of the flip-flop of the counter to be tested is connected to the first input of an associated equivalent gate, the output of the corresponding flip-flop of the second counter to the second input of this associated equivalent gate, the outputs of all equivalence gates Disjunctively linked and then fed to an error message block · The second counter, the equivalence gate and the error message block can be referred to collectively as an error circuit.

Diese bekannte Prüfung mittels eines vollständig redundant ausgeführten Aufbaues kann in naheliegender V/eise auch dann vorgenommen werden, wenn anstelle des zu prüfenden Zählers ein zu prüfendes Schieberegister tritt· Für diesen Fall wäre anstelle des zweiten Zählers ein zweites Schieberegister vorzusehen, das genau-so wie das zu prüfende Schieberegister aufgebaut und geschaltet ist· Eine solche gleichartige Schaltung kann beispielsweise darin bestehen, daß beide Schieberegister zum Zwecke ihres zyklischen Betriebs eine Rückkopplung zwischen ihrer letzten und ihrer ersten Registerstufe aufweisen·This known test by means of a completely redundant design can also be made, if instead of the counter to be tested, a shift register to be tested occurs. In this case, instead of the second counter, a second shift register should be provided The shift register to be tested is constructed and switched. For example, such a similar circuit may consist in the fact that both shift registers have a feedback between their last and their first register stage for the purpose of their cyclical operation.

Ziel der ErfindungObject of the invention

Die* Erfindung verfolgt das Ziel, die Aussagesicherheit für aufgetretene Störungen bei der Prüfung programmierbarer Steuerungen während des Steuervorganges zu verbessern· Weiterhin ist ее ein Ziel der Erfindung, alle Ausgangsschalt-¹ kreise der programmierbaren Steuerung für den eigentlichen Steuervorgang zur Verfügung zu stellen.The * invention is to improve the confidence level for information on the troubles in testing of programmable controllers during the control operation · Furthermore ее object of the invention, all output switching ^one of the programmable controller for the actual control operation circuits to provide the goal.

Darlegung des Wesens der ErfindungExplanation of the essence of the invention

Der Erfindung liegt die Aufgabe zugrunde, eine Schaltungsanordnung zur Prüfung programmierbarer Steuerungen während des Steuervorganges, wobei die programmierbare Steuerung eine Logikeinheit enthält, die gemäß einem Steuerprogramm Ausgabebefehle an Ausgabekanäle abgibt, unter Verwendung einer Fehlerschaltung, die aus einem Schieberegister, Äquivalenzgattern und einem Fehlermeldebaustein besteht, wobei im Schieberegister ein Prüfbit zyklisch umläuft, zu schaffen, bei der weder der Speicher noch die Ausgangsschaltkreise der programmierbaren Steuerung Prüfaufgaben erfüllen·The invention is based on the object, a circuit arrangement for testing programmable controls during the control process, wherein the programmable controller includes a logic unit that outputs output commands to output channels according to a control program, using an error circuit consisting of a shift register, equivalence gates and an error message, wherein in the shift register a check bit circulates cyclically, in which neither the memory nor the output circuits of the programmable controller fulfill test tasks ·

Erfindungsgemäß wird die Aufgabe dadurch gelöst, daß die Aufrufleitungen zwischen den bestimmten Programmabschnitten zugeordneten Ausgabekanälen und der Logikeinheit mit der Fehlerschaltung verbunden sind·According to the invention the object is achieved in that the call lines between the specific program sections associated output channels and the logic unit are connected to the error circuit ·

Ausführungsbeispielembodiment

Die Erfindung wird anhand eines Ausführungsbeispiels näher erläutert· Dabei zeigt die Figur ein Blockschaltbild der erfindungsgemäßen Schaltungsanordnung· Bestandteile einer programmierbaren Steuerung sind eine Logikeinheit 1, ein erster adressierbarer Ausgabekanal 2 und ein letzter adressierbarer Ausgabekanal 3· Zur Logikeinheit 1 gehört ein Register 4 für acht Bit· Für die parallele Übertragung dieser acht Bit vom Register 4 zu den Ausgabekanälen 2 und 3 ist ein Datenbus 5 vorgesehen· Jeder der Ausgabekanäle 2 und 3 enthält acht Ausgangsschaltkreise entsprechend dem Umfang des Registers 4· Weitere Ausgabekanäle sind vorhanden, jedoch nicht dargestellt· Vor dem ersten Ausgabekanal 2 ist eine Torschaltung 6, vor dem letzten Ausgabekanal eine Torschaltung 7 angeordnet· Zur Logikeinheit 1 gehört, weiterhin ein Dekoder 8· Von ihm aus führt eine Auf ruf leitung 9 über ein UHD-iGlied 10 auf den Steuereingang der Torschaltung 6· In gleicher WeiseThe invention is explained in more detail with reference to an exemplary embodiment. The FIGURE shows a block diagram of the circuit arrangement according to the invention. Components of a programmable controller are a logic unit 1, a first addressable output channel 2 and a last addressable output channel 3. Logic unit 1 includes a register 4 for eight bits · A data bus 5 is provided for the parallel transmission of these eight bits from the register 4 to the output channels 2 and 3. · Each of the output channels 2 and 3 contains eight output circuits corresponding to the size of the register 4. · More output channels are present, but not shown · Before The first output channel 2 is a gate 6, arranged in front of the last output channel a gate 7 · To the logic unit 1, a decoder 8 · From him leads on call line 9 via a UHD iGlied 10 on the control input of the gate 6 · In same way

führt eine andere Aufrufleitung 11 vom Dekoder 8 über ein weiteres UND-Glied 12 auf den Steuereingang -der Torschaltung Die Jeweils zweiten Eingänge der UND-Glieder 10 und 12 sind an eine Taktsignalleitung 13 angeschlossen. Weitere nicht oder unvollständig dargestellte Torschaltungen, Aufrufleitungen sowie UND-Glieder sind in gleicher Anzahl vorhanden wie die nicht dargestellten Ausgabekanäle·another call line 11 from the decoder 8 via a further AND gate 12 to the control input of the gate Each of the second inputs of the AND gates 10 and 12 are connected to a clock signal line 13. Other gate circuits, call lines and AND gates which are not shown or are incomplete are present in the same number as the output channels (not shown).

Mn Schieberegister 14 enthält eine erste Registerstufe 15, eine zweite I^.egisterstufe 16, weitere nicht dargestellte Registerstufen und eine letzte Registerstufe 17· Die Gesamtzahl aller Registerstufen ist gleich der Gesamtzahl der adressierbaren Ausgabekanäle· Die Takteingänge aller Registerstufen sind an die Taktsignalleitung 13 angeschlossen, der Setzeingang der ersten Registerstufe 15 sowie die Löscheingänge aller anderen Registerstufen an eine Löschsignal- . leitung 18· Die beiden Ausgänge der letzten Registerstufe 17 sind auf die entsprechenden Ausgänge der ersten Registerstufe 15 rückgeführt.Mn shift register 14 includes a first register stage 15, a second register stage 16, further register stages, not shown, and a last register stage 17. The total number of all register stages is equal to the total number of addressable output channels. The clock inputs of all register stages are connected to the clock signal line 13. the set input of the first register stage 15 and the clear inputs of all other register stages to a clear signal. line 18 · The two outputs of the last register stage 17 are returned to the corresponding outputs of the first register stage 15.

Ein erstes Äquivalenzgatter 19 ist mit dem einen Eingang an die Aufrufleitung 9 und mit dem anderen Eingang an den nicht inversen Ausgang der ersten Registerstufe 15 angeschlossen· In analoger Weise steht ein zweites Äquivalenzgatter 20 mit der zweiten Aufrufleitung und mit dem nicht inversen Ausgang der zweiten Registerstufe 16, ein l'etztes A'quivalenzgatter 21 mit der letzten Aufrufleitung 11 und mit dem nicht inversen Ausgang der letzten Registerstufe 17 in Verbindung· Die Ausgänge dieser Äquivalenzgatter 19 bis 21 sowie weiterer nicht-*dargestellter Xquivalenzgatter entsprechend der nicht dargestellten Registerstufen sind auf ein UND-Glied 22 geführt. Der Ausgang dieses UND-Glieds 22 ist mit dem Eingang eines taktgesteuerten bistabilen Fehlermeldebausteins verbunden· Der Takteingang des Fehlermeldebausteins 23 ist an die Taktsignalleitung 13 angeschlossen, sein Löscheingang an die Löschsiganlleitung 18· Das Schieberegister H, die Ä'quivaxenzgatter 19 bis 21, dasA first equivalence gate 19 is connected to the one input to the call line 9 and the other input to the non-inverse output of the first register stage 15. Analogously, there is a second equivalent gate 20 with the second call line and with the non-inverse output of the second register stage 16, an immediate equivalence gate 21 with the last call line 11 and the non-inverse output of the last register stage 17 in conjunction. The outputs of these equivalence gates 19 to 21 and other non-illustrated X equivalence gates corresponding to the register stages not shown are on AND gate 22 out. The output of this AND gate 22 is connected to the input of a clock-controlled bistable Fehlereldebausteins · The clock input of Fehlereldebausteins 23 is connected to the clock signal line 13, its erase input to the Löschsiganlleitung 18 · The shift register H, Ä'quivaxenzgatter 19 to 21, the

UND-Glied 22 sowie der Fehlermeldebaustein 23 sind Bestandteile einer Fehlerschaltung 24·AND element 22 and the error message component 23 are components of an error circuit 24 ·

Die Wirkungsweise der Schaltungsanordnung ist im Zusammenhang mit der Wirkungsweise der zu prüfenden programmierbaren Steuerung selbst zu sehen· Die programmierbare Steuerung .verknüpft während des Steuervorgangs in ihrer Logikeinheit 1 Eingabebefehle _f die an Eingangsschaltkreisen angelegt und in der Steuerung gespeichert werden· Bin Steuerprogramm bestimmt, in welcher Anzahl und Reihenfolge diese Eingabebefehle zur gegenseitigen Verknüpfung gelangen und nach welcher Verknüpfungsvorschrift dabei vorgegangen wird· Im Ergebnis entstehen nacheinander viele unterschiedliche Ausgabebefehle, deren Anzahl und Reihenfolge damit ebenfalls vom Steuerprogramm bestimmt ist«The operation of the circuit arrangement is to be seen in connection with the operation of the programmable control to be tested itself. The programmable controller., Joins during its control process in its logic unit 1 input commands _f applied to input circuits and stored in the controller Number and sequence of these input commands for mutual linking and which linking procedure is used · The result is a succession of different output commands whose number and order are thus also determined by the control program «

Das Steuerprogramm wird in Programmabschnitte unterteilt· Jedem Programmabschnitt ist dadurch eine Anzahl von Ausgabebefehlen zugeordnet· Diese Ausgabebefehle gelangen von der Logikeinheit 1 der Steuerung an zugehörige Ausgangsechaltkreise, die in Gruppen zusammengefaßt sind· Jede solche Gruppe bildet einen der adressierbaren Ausgabekanäle· Damit ist jedem Programmabschnitt zugleich auch ein bestimmter Ausgabekanal zugeordnet·The control program is subdivided into program sections. Each program section is thereby assigned a number of output commands. These output commands are sent from the logic unit 1 of the controller to associated output circuits, which are grouped together. Each such group forms one of the addressable output channels also assigned a specific output channel ·

Während des zyklischen Umlaufs des Steuerprogrammes werden die Programmabschnitte in einer festen Reihenfolge wirksam· In der gleichen Reihenfolge nimmt das Steuerprogramm alle Ausgabekanäle in Anspruch· Sobald mit der Abarbeitung des ersten Programmabschnitts begonnen wird, gibt der Dekoder ein L-Signal über die Aufrufleitung 9 auf das ШШ-Glied 10 sowie auf das erste Äquivalenzgatter 19· Gleichzeitig wird über die Löschsignalleitung 18 die erste Registerstufe 15 des Schieberegisters H gesetzt, alle anderen Registerstufen werden gelöscht· Mit dem an der Taktsignalleitung 13 anstehenden Taktsignal wird das UND-Glied 10 durchlässig geschaltet· Die Torschaltung 6 öffnet und überträgt die vomDuring the cyclic rotation of the control program, the program sections become effective in a fixed sequence. In the same order, the control program makes use of all the output channels. As soon as the execution of the first program section is started, the decoder issues an L signal via the call line 9 At the same time, the first register stage 15 of the shift register H is set via the clear signal line 18, all other register stages are cleared. With the clock signal pending on the clock signal line 13, the AND gate 10 is switched permeable Gate 6 opens and transmits the from

Register 4 ausgegebenen acht Bit auf den Ausgabekanal 2· Gleichzeitig schiebt das Taktsignal das Prüfbit vom Eingang der ersten Registerstufe 15 an deren nicht inversen Ausgang· Ist außer dem ersten Ausgabekanal kein weiterer Ausgabekanal aufgerufen, geben alle Antivalenzgatter ein L-Signal aus und schalten das MD-Glied 22 durchlässig· Am nicht inversen Ausgang des Pehlermeldebausteins 23 steht ein L-Signal an, was den fehlerfreien Zustand bedeutet· In diesem Pail beginnt die Abarbeitung des zweiten Programmabschnitts unter Benutzung des zweiten Ausgabekanals·At the same time, the clock signal shifts the check bit from the input of the first register stage 15 to its non-inverse output. If no other output channel is called except the first output channel, all the exclusive-OR gates output an L signal and switch the MD 22 permeable · An L-signal is present at the non-inverse output of the fault signaling module 23, which means the fault-free state · In this Pail, the processing of the second program section begins using the second output channel ·

Tritt ein Pehler auf, indem nicht die festgelegte Reihenfolge beim Aufruf der adressierbaren Ausgabekanäle eingehalten wird beziehungsweise keiner oder mehrere Ausgabekanäle zugleich aufgerufen werden, gibt das betreffende Äquivalenzgatter ein O-Signal aus und sperrt das UND-Glied 22· Am nicht inversen Ausgang des Pehlermeldebausteins 23 steht trotz Taktsignal ein O-Signal an, welches den weiteren Ablauf der programmierbaren Steuerung stillsetzt.If a Pehler occurs by not adhering to the specified sequence when the addressable output channels are called, or if none or more output channels are called at the same time, the relevant equivalence gate outputs an O signal and blocks the AND gate 22 ··· at the non-inverse output of the Pehlermeldebausteins 23 is in spite of a clock signal to an O-signal, which stops the further course of the programmable controller.

Claims

Invention claim:

A circuit arrangement for testing programmable controllers during the control process, the programmable controller including a logic unit which outputs output commands to output channels in accordance with a control program using an error circuit consisting of a shift register, equivalent gates and a peal indication device, a check bit in the shift register circulating cyclically, characterized

the call lines (9; 11) are connected to the error circuit (24) between the output channels (2; 3) assigned to the particular program sections and the logic unit (1). "

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