CZ251694A3

CZ251694A3 - Shift register used as a reader of selected lines for a liquid crystal display unit

Info

Publication number: CZ251694A3
Application number: CZ942516A
Authority: CZ
Inventors: Weisbrod Sherman; Ismat Ara Hug Ruquiya
Original assignee: Rca Thomson Licensing Corp
Priority date: 1993-10-28
Filing date: 1994-10-12
Publication date: 1995-05-17
Also published as: CZ287534B6

Abstract

The shift register includes a number of identical, cascaded stages, each with input and output terminals. Each register stage includes a push-pull amplifying output circuit with pull-up and pull-down transistors (16,17) driven with separate control signals. A clamping transistor (25) has its conduction path coupled between the pull-up transistor control electrode and a point of potential (Vss) of sufficient value to turn the pull up transistor off. The clamping transistor control electrode is coupled to an output of the next cascaded stage. The pull-up and pull-down transistors' interconnection forms the register stage output terminal. The push-pull amplifier has a supply terminal (14) for one of a number of phase shifted clock signals. Input circuitry (18-21), responsive to a scan pulse applied to an input terminal (12) generates two control signals coupled to the pull-up and pull-down transistors' control electrodes, conditioning the amplifier to provide output scan pulses.

Description

Vynález se týká obecně posuvných registrů a zvláště stupně posuvného registru použitelného jako snímač zvolených řádků pro zobrazovače z kapalných krystalů.The present invention relates generally to shift registers, and more particularly to a shift register step useful as a selected line scanner for liquid crystal displays.

Dosavadní stav technikyBACKGROUND OF THE INVENTION

Televizní a počítačové zobrazovače z kapalných krystalů jsou v oboru známy, viz např. US patenty č. 4,742,346 a 4,766,730 oba vydané G.G.Gillette a spol. Zobrazovače typu popsaného v Gillettových patentech zahrnují matici buněk kapalných krystalů, které jsou uspořádány na kříženích datových řádků a zvolených řádků. Zvolené řádky jsou postupně za sebou vybírány snímačem zvolených řádků pro vytvořeni horizontálních řádků zobrazení. Datové řádky přivádějí signály jasu (šedá stupnice) ke sloupcům buněk kapalných krystalů tak, jak jsou zvolené řádky za sebou vybírány.Liquid crystal television and computer displays are known in the art, see, for example, US Patent Nos. 4,742,346 and 4,766,730 both issued to G.G. Gillette et al. Displays of the type described in Gillett's patents include a matrix of liquid crystal cells that are arranged on crosses of data rows and selected rows. The selected rows are sequentially selected by the selected rows sensor to create horizontal display rows. The data lines feed the luminance signals (gray scale) to the columns of liquid crystal cells as the selected rows are selected consecutively.

Budicí obvody, které budí snímač zvolených řádků, který volí horizontální řádky, které mají být zobrazeny, jsou s výhodou vyrobeny přímo na témže substrátu a současně s výrobou buněk kapalných krystalů. Vzhledem k tomu, že pro televizní nebo počítačový zobrazovač je zapotřebí velký počet datových řádků a zvolených řádků, a také proto, že malá rozteč obrazových bodů omezuje prostor, který je k dispozici pro rozložení budicích obvodů, je podstatné, aby obvody byly tak jednoduché jak je to jen možné.The excitation circuits which drive the selected line sensor that selects the horizontal lines to be displayed are preferably made directly on the same substrate and at the same time as the liquid crystal cells are produced. Since a large number of data lines and selected lines are required for a television or computer display, and also because the small pixel pitch limits the space available for the layout of the driving circuits, it is essential that the circuits are as simple as it is only possible.

Obrázek 1 znázorňuje příklad známého registru rozmítání popsaného v US patentu č. 5,222,082, který může být integrován se zobrazovačem z kapalných krystalů. Tento registr je buzen multifázovými hodinovými signály Cl, C2, C3 s rozdílnými hodinovými fázemi přivedenými k rozdílným stupňům 11 registru rozmítání.Figure 1 shows an example of the known sweep register described in US Patent No. 5,222,082, which can be integrated with a liquid crystal display. This register is driven by multiphase clock signals C1, C2, C3 with different clock phases applied to different stages 11 of the sweep register.

Obr. 2 znázorňuje detailněji jeden ze stupňů registru rozmítání. Stupeň registru rozmítání zahrnuje vstupní sekci obsahující tranzistory 18 a 19, střední sekci obsahující tranzistory 20 a 21 a výstupní sekci obsahující tranzistory 16 a 17.Giant. 2 illustrates in detail one of the stages of the sweep register. The sweep register stage comprises an input section comprising transistors 18 and 19, a middle section comprising transistors 20 and 21, and an output section comprising transistors 16 and 17.

Výstupní sekce je uspořádána jako dvojčinný zesilovač s taktovaným napájecím potenciálem přivedeným k jeho napájecí svorce 14. Výstup je přístupný na společném bodu tranzistorů 16 a 17.The output section is arranged as a double-acting amplifier with clocked power potential applied to its power terminal 14. The output is accessible at a common point of transistors 16 and 17.

Výstupní sekce je uspořádána jako spínaný zesilovač pro vykázání předem stanoveného potenciálu v průběhu taktovací fáze přivedené k napájecí svorce výstupní sekce. Výstupní signál Pl vstupního stupně je přiveden pro buzení výstupního tranzistoru 16. Přesněji řečeno, výstup Pl sleduje vstupní signál přivedený ,k řídicí elektrodě tranzistoru 18. Výstup vstupní sekce bude na horní úrovni, když hodinová fáze přivedená ke svorce 14 bude na horní úrovni a horní úroveň je převedena k výstupní svorce 13. Horní úroveň na uzlu Pl zůstává na něm zachována až do doby, kdy přijde taktovací fáze C3, kdy je vstupní signál na dolní úrovni. Takto řídicí elektroda výstupního tranzistoru 16 bude na horní úrovni, když bude taktovací fáze Cl na horní úrovni a zajistí nábojovou dráhu k výstupu 13, a když bude taktovací fáze Cl na dolní úrovni, zajistí výbojovou dráhu výstupnímu uzlu 13.The output section is arranged as a switched amplifier to show a predetermined potential during the clock phase applied to the power terminal of the output section. The input stage output signal P1 is applied to drive the output transistor 16. More precisely, the output P1 follows the input signal applied to the control electrode of transistor 18. The output of the input section will be at the upper level when the clock phase applied to terminal 14 is at the upper level and upper level is transferred to output terminal 13. The upper level at node P1 remains there until clock phase C3 arrives, when the input signal is at the lower level. Thus, the control electrode of the output transistor 16 will be at the upper level when the clock phase C1 is at the upper level and provide a charge path to the output 13, and when the clock phase C1 will be at the lower level will provide the discharge path to the output node 13.

Střední sekce je uspořádána jako taktovaný invertující zesilovač reagující na vstupní signál. Výstup středního stupně je připojen k řídicí elektrodě snižovacího tranzistoru 17 výstupního stupně. Střední stupeň zahrnuje zvyšovací, případně snižovací tranzistory 20 a 21. Konduktance tranzistoru 21 je větší než konduktance tranzistoru 20, takže vedou-li oba tranzistory 20 a 21 současně, zůstává výstupní potenciál na uzlu P2 na dolní úrovni. Takto, jestliže taktovací signál přivedený k tranzistoru 20 je na horní úrovni při vstupním signálu na horní úrovni, výstupní tranzistor 17 bude udržován v nevodivém stavu. Poněvadž však stupeň má být použit jako registr rozmítání, objevují se vstupní signálové pulzy relativně nepříliš četně. Výsledkem toho je, že uzel P2 bude normálně na horní úrovni pro každý taktovací impuls taktovací fáze C3 a výstupní tranzistor 17 bude normálně vést.The middle section is arranged as a clocked inverting amplifier responsive to the input signal. The intermediate stage output is connected to the control electrode of the output stage lowering transistor 17. The intermediate stage includes up or down transistors 20 and 21. The conductance of transistor 21 is greater than the conductance of transistor 20, so that if both transistors 20 and 21 run simultaneously, the output potential at node P2 remains at the lower level. Thus, if the clock signal applied to transistor 20 is at an upper level when the input signal is at an upper level, the output transistor 17 will be maintained in a non-conductive state. However, since the stage is to be used as a sweep register, the input signal pulses occur relatively infrequently. As a result, node P2 will normally be at the upper level for each clock pulse of clock phase C3 and output transistor 17 will normally lead.

Ke kolektorům tranzistorů 18 a 20 je přiváděno relativně kladné napětí V_dd předpětí asi 16 voltů. Takto uzel P2 má normálně předpětí asi 16 voltů. Toto dává nadměrné napětí na řídící elektrody tranzistorů 19 a 17, což vede k tomu, že příslušná prahová napětí těchto tranzistorů v čase značně narůstají. Poněvadž prahové napětí tranzistoru 19 vzrůstá, jeho schopnost vybíjet uzel Pl klesá a k vypnutí tranzistoru 16 je třeba více času. Výsledkem toho je, že určité taktovací napětí Cl může proniknout na výstupní uzel 13 a nežádoucím způsobem ovlivnit následné stupně registru, stejně jako chybně adresovat řadu obrazových bodů zobrazovače z kapalných krystalů.The collectors of transistors 18 and 20 is supplied with a relatively positive voltage V _dd bias of about 16 volts. Thus, node P2 normally has a bias of about 16 volts. This gives excessive voltage to the control electrodes of the transistors 19 and 17, resulting in the corresponding threshold voltages of these transistors increasing considerably over time. As the threshold voltage of transistor 19 increases, its ability to discharge node P1 decreases and more time is required to turn off transistor 16. As a result, a certain clock voltage C1 can penetrate the output node 13 and undesirably affect the subsequent stages of the register as well as mistakenly address a series of pixels of the liquid crystal display.

Vynález se zabývá těmito problémy a zajišťuje stupeň posuvného registru, který nejen zamezuje chybné výstupní hodnoty, ale také spotřebovává méně energie.The invention addresses these problems and provides a shift register degree that not only avoids erroneous output values but also consumes less energy.

Podstata vynálezuSUMMARY OF THE INVENTION

Vynález se týká stupně posuvného registru pro zahrnutí do kaskádního spojení podobných stupňů, který by měl být buzen multifázovými taktovacími signály. Sousední stupně takového kaskádního spojení jsou buzeny různými kombinacemi multifázových taktovacích signálů. Stupeň posuvného registru zahrnuje vstupní obvod a výstupní stupeň. Výstupní stupeň zahrnuje zesilovač obsahující sériově zapojené zvyšující a snižující tranzistor, z nichž každý má příslušné řídicí elektrody. Společným bodem sériově zapojených tranzistorů je výstupní svorka pro stupeň posuvného registru. Vstupní obvod reaguje na rozmítací impuls přivedený k jeho vstupní svorce pro generování řídicího signálu, který je přiveden k řídicí elektrodě zvyšovacího tranzistoru pro kondicionování výstupního stupně pro zajištění výstupních rozmítacích impulsů. Hlavní vodivá dráha svorkovacího tranzistoru je zapojena mezi řídicí elektrodu zvyšovacího tranzistoru a zdroje potenciálu o hodnotě dostačující k vypnutí zvyšovacího tranzistoru. Řídicí elektroda svorkovacího tranzistoru je připojena k výstupní svorce následujícího stupně tohoto kaskádního zapojení nebo alternativně ke zdroji taktovacích signálů o fázi lišící se od fáze taktovacího impulsu budícího výstupní stupeň.The invention relates to a shift register stage for inclusion in a cascade connection of similar stages, which should be driven by multi-phase clock signals. The adjacent stages of such cascade connection are excited by various combinations of multi-phase clock signals. The shift register stage includes an input circuit and an output stage. The output stage includes an amplifier comprising serially connected up and down transistors, each having respective control electrodes. The common point of the series transistors is the output terminal for the shift register stage. The input circuit responds to a sweep pulse applied to its input terminal to generate a control signal that is applied to the control electrode of the boost transistor to condition the output stage to provide the output sweep pulses. The main conducting path of the staple transistor is connected between the boost electrode control electrode and the potential sources of a value sufficient to turn off the boost transistor. The control electrode of the terminal transistor is connected to the output terminal of the next stage of this cascade circuit, or alternatively to a clock source of a phase different from the clock phase of the output stage.

Přehled obrázků na výkresechBRIEF DESCRIPTION OF THE DRAWINGS

Vynález bude dále podrobněji popsán podle přiložených výkresů, kde na obr. 1 je blokové schéma posuvného registru podle dosavadního stavu techniky, zahrnujícího soustavu do kaskády zapojených stupňů, na obr. 2 je schéma stupně posuvného registru podle dosavadního stavu techniky, který může být použit v posuvném registru podle obr. 1, na obr. 3 je schéma stupně posuvného registru ztělesňujícího tento vynález, na obr. 4 je blokové schéma posuvného registru zahrnujícího kaskádové zapojení soustavy stupňů, znázorněných na obr. 3, na obr. 5 je schéma relativního časování výstupních signálů a příslušných taktovacích signálů objevujících se na příslušných uzlech posuvného registru z obr. 4, používajícího stupně, znázorněné na obr. 3, a na obr. 6 a 7 jsou schémata alternativních stupňů posuvného registru podle vynálezu.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a schematic block diagram of a prior art shift register incorporating a cascade of connected stages; FIG. 2 is a schematic diagram of a prior art shift register stage that may be used in the art. The shift register of Figure 1 is a schematic diagram of a shift register stage embodying the present invention. Figure 4 is a schematic block diagram of a shift register incorporating a cascade circuit of the set of steps shown in Figure 3; Figure 5 is a relative timing diagram of output signals and respective clock signals appearing at respective nodes of the shift register of FIG. 4 using the steps shown in FIG. 3, and FIGS. 6 and 7 are diagrams of alternative shift register steps of the invention.

Příklady provedení vynálezuDETAILED DESCRIPTION OF THE INVENTION

Obrázek 3 znázorňuje stupneň posuvného registru podle prvního příkladného provedení tohoto vynálezu. Tento stupeň se podobá stupni z obr. 2, ale s několika významnými rozdíly. Za prvné je do zlepšeného stupně zahrnut přídavný tranzistor 25.. Tranzistor 25 má svou vodivou dráhu kolektor - emitor zapojenou mezi uzel Pl a bod referenčního potenciálu dostatečného pro vypnutí zvyšovacího tranzistoru 16.. Řídicí elektroda tranzistoru 25 je připojena k výstupní svorce následujícího stupně. Je-li daný stupeň v kaskádním zapojení, v němž jsou jednotlivé stupně očíslovány řadovými číslovkami, očíslován číslem n, je řídici elektroda tranzistoru 25 s výhodou připojena k výstupu stupně n+2. Řídicí elektroda tranzistoru 25 však může být připojena k jinému stupni, jako je stupeň n+3, a to s výhodnými výsledky. Tranzistor 25 pomůže se snižováním uzlu Pl, čímž umožní, aby mohl být zvolen menší tranzistor 19. Ve skutečnosti může být snižování uzlu Pl téměř zcela pod řízením tranzistoru 25 tak, že funkcí tranzistoru 19 může být prostě udržovat uzel Pl na nízké úrovni, jakmile byl už jednou na nízkou úroveň snížen.Figure 3 shows a shift register stage according to a first exemplary embodiment of the present invention. This stage is similar to that of Figure 2, but with some significant differences. First, an additional transistor 25 is included in the improved stage. The transistor 25 has a collector-emitter conductor path connected between the node P1 and a reference potential point sufficient to turn off the boost transistor 16. The control electrode of transistor 25 is connected to the output terminal of the next stage. If a given cascade stage in which the stages are numbered with serial numbers is numbered n, the control electrode of transistor 25 is preferably connected to the output of stage n + 2. However, the control electrode of transistor 25 may be connected to another stage, such as n + 3, with advantageous results. Transistor 25 will assist in decreasing the P1 node, thereby allowing a smaller transistor 19 to be selected. In fact, reducing the P1 node can be almost entirely under the control of transistor 25 so that the function of transistor 19 can simply keep the P1 node low once already lowered to a low level.

Tranzistor 19, poněvadž jeho funkce byla změněna na udržování dolní úrovně, může být řízen nižším napětím na řídicí elektrodě. Napájecí potenciál přivedený ke střednímu stupni takto může být snížen například ze 16 voltů stupně posuvného registru z obr. 2 na asi 2 volty ve stupni posuvného registru z obr. 3. Toto snížení napájecího napětí a následné snížení napětí řídící elektrody přivedené k tranzistorům 19 a 17 vede k výhodnému snížení velikosti driftu prahového napětí u tranzistorů 19 a 17. To má za následek, že se tento stupeň stává značně spolehlivější a jeho použitelná životnost se zvyšuje.Transistor 19, since its function has been changed to keep the low level, can be controlled by a lower voltage on the control electrode. Thus, the supply potential applied to the intermediate stage can be reduced, for example, from 16 volts of the shift register stage of FIG. 2 to about 2 volts in the shift register stage of FIG. 3. This reduction in supply voltage and subsequent decrease in control electrode voltage applied to transistors 19 and 17. This results in an advantageous reduction in the threshold voltage drift of transistors 19 and 17. This results in this stage becoming considerably more reliable and its useful life increases.

Velikost tranzistoru 17 může být rovněž zmenšena, poněvadž zahrnutím tranzistoru 25 do obvodu může být zajištěno, že uzel Pl bude udržován na dolní úrovni a zabrání tranzistoru 16, aby soutěžil s tranzistorem 17, přičemž činitel bezpečnosti správné činnosti se zvýší v důsledku stabilizace prahového napětí tranzistoru 17. Je třeba si všimnout, že poněvadž velikost tranzistoru 19 a 17 může být zmenšena, lze zařadit tranzistor 25 v integrované formě bez zvětšení oblasti stupně.The size of transistor 17 can also be reduced, since by including transistor 25 in the circuit, it can be ensured that node P1 is kept at a low level and prevents transistor 16 from competing with transistor 17, while the safety factor increases due to stabilization of the transistor threshold voltage. 17. It should be noted that since the size of the transistors 19 and 17 can be reduced, the transistor 25 can be integrated in an integrated form without increasing the step area.

Přídavnou změnou je eliminace napájecího zdroje připojeného ke kolektoru tranzistoru 18 ve stupni z obr. 2. Tento zdroj byl nahrazen připojením kolektoru tranzistoru 18 ke vstupní svorce. Poněvadž tranzistor 18 prakticky nebere kolektorový proud zdroje, jeho připojení nezatíží významně výstup předchozího stupně v kaskádním zapojení. Navíc k eliminaci zdroje má tato změna další výhodné účinky v tom, že činí vstupní stupeň více imunní vůči šumu na vstupu.An additional change is the elimination of the power supply connected to the collector of transistor 18 in the step of Fig. 2. This source has been replaced by connecting the collector of transistor 18 to the input terminal. Since the transistor 18 practically does not take the collector current of the source, its connection does not significantly burden the output of the previous stage in cascade connection. In addition to eliminating the source, this change has other beneficial effects in making the input stage more immune to input noise.

Vzájemné propojení řídicí elektrody a kolektoru tranzistoru 18 kondicionuje tranzistor 18 tak, aby pracoval jako dioda. Takto tranzistor 18 může být ve skutečnosti nahrazen diodou. Jako dioda zapojený tranzistor 18 nabíjí uzel Pl na amplitudu vstupního inpulsu bez prahové hodnoty a tranzistory 25 a 19 následně vybíjejí uzel Pl. Poněvadž jako dioda zapojený tranzistor vede jednosměrně, může být potenciál na uzlu Pl s výhodou zvýšen na vyšší hodnotu, když hodinový signál přivedený k napájecí svorce výstupního zesilovače je na horní úrovni. To jest, kapacity mezi řídicí elektrodou a kolektorem a mezi řídící elektrodou a emitorem zvyšovacího tranzistoru 16 propojí značnou část taktovacího napětí na svorkách 14 a 13 k uzlu Pl, čímž zvýší schopnost buzení tranzistoru 16.The interconnection of the control electrode and the collector of transistor 18 condition the transistor 18 to function as a diode. Thus, the transistor 18 can in fact be replaced by a diode. As the diode connected transistor 18 charges the node P1 to the amplitude of the input pulse without a threshold, and transistors 25 and 19 subsequently discharge the node P1. Since the transistor connected as a diode leads unidirectionally, the potential at node P1 can advantageously be increased to a higher value when the clock signal applied to the output terminal of the output amplifier is at an upper level. That is, the capacities between the control electrode and the collector and between the control electrode and the emitter of the boost transistor 16 connect a significant portion of the clock voltage at the terminals 14 and 13 to the node P1, thereby increasing the ability to drive the transistor 16.

Obr. 4 znázorňuje kaskádní spojení soustavy stupňů typu znázorněného na obr. 3. Ve znázorněném uspořádání za sebou následující stupně registru jsou buzeny rozdílnými taktovacími fázemi tří signálů Cl, C2, C3 taktovacích fází. Výstupní svorka každého stupně registru v kaskádě je připojena ke vstupní svorce následujícího stupně registru.Giant. 4 shows a cascade connection of a set of stages of the type shown in FIG. 3. In the illustrated arrangement, successive stages of the register are driven by different clock phases of the three clock signals C1, C2, C3. The output terminal of each register stage in the cascade is connected to the input terminal of the next register stage.

Řídicí elektroda příslušného tranzistoru 25 stupně n je připojena k výstupní svorce stupně n+2. Je však třeba vzít v úvahu, že řídicí elektroda příslušného tranzistoru 25 může být připojena k výstupním svorkám jiných stupňů, to jest řídicí elektroda tranzistoru 25 stupně n může být připojena k výstupní svorce stupně n+3 a podobně.The control electrode of the respective transistor 25 of stage n is connected to the output terminal of stage n + 2. However, it is to be understood that the control electrode of the respective transistor 25 may be connected to the output terminals of other stages, i.e. the control electrode of the transistor 25 of the stage n may be connected to the output terminal of stage n + 3 and the like.

Obrázek 5 znázorňuje průběhy závislosti napětí na čase pro příslušné taktovací fáze a zvolené výstupní svorky stupně registru. Je třeba vzít v úvahu, že výstupní signál jednoho stupně je vstupním signálem následujícího stupně a odtud není třeba znázorňovat žádný jedinečný vstupní signál. Zobrazený posuvný registr z obr. 4 používá třífázové taktovací signály a proto jsou do obrázku 5 zahrnuty třífázové taktovací signály. Je však zřejmé, že jakmile na kteroukoliv výstupní svorku přijde rozmítací impuls, dochází k malému navýšení výstupního potenciálu pouze bezprostředně po rozmítacím impulsu. K tomuto dochází, poněvadž tranzistor 19, který byl navržen v menším provedení, nesnížil zcela potenciál uzlu PÍ a část taktovací fáze přivedená k napájecí svorce výstupního stupně pronikla tranzistorem 16. Jakmile byl tranzistor 25 kondicionován tak, aby vedl, potenciál uzlu PÍ je zcela snížen, zamezujíc další pronikání taktovacích impulsů přes příslušný tranzistor 16. Je třeba si všimnout, že průběhy z obrázku 5 jsou generovány pro řídicí elektrody příslušných tranzistorů 25 příslušných stupňů n, spojených s příslušnými výstupními svorkami stupňů n+3.Figure 5 shows the voltage-time curves for the respective clock phases and the selected output stages of the register stage. It should be noted that the output signal of one stage is the input signal of the next stage, and there is no need to display any unique input signal. The shift register shown in FIG. 4 uses three-phase clock signals, and therefore, three-phase clock signals are included in FIG. However, it is clear that as soon as a sweep pulse arrives at any of the output terminals, the output potential is only slightly increased immediately after the sweep pulse. This occurs because the transistor 19, which was designed in a smaller embodiment, did not completely reduce the potential of the PI node and the portion of the clock phase applied to the output stage power terminal leaked through the transistor 16. Once the transistor 25 was conditioned to guide, the potential of the PI node was completely reduced. It should be noted that the waveforms of Figure 5 are generated for the control electrodes of the respective transistors 25 of the respective stages n, associated with the corresponding output terminals of stages n + 3.

Výstupní impulsy jsou znázorněny jako překrývající se.Output pulses are shown as overlapping.

Velikost překrytí je funkcí hodnoty, o kterou se překrývájí taktovací fáze. Takto požadované překrytí výstupních pulsů je nastavitelné pro danou aplikaci nastavením překrytí taktovací fáze.The amount of overlap is a function of the value by which the clock phase overlaps. The output pulse overlay thus desired is adjustable for the application by adjusting the clock phase overlap.

Obr. 6 znázorňuje alternativní stupeň posuvného registru, kde řídicí elektroda svorkovacího tranzistoru 25 je připojena k odlišné taktovací fázi, než je ta, která je připojena ke kolektoru tranzistoru 16. V třífázovém nepřekrývajícím se taktovacím systému může být tranzistor 25 připojen k taktovací fázi nepřipojené k tranzistorům 20 a 16. Ve více než třífázovém taktovacím systému může být řídicí elektroda tranzistoru 25 připojena k jedné z alternativních taktovacích fází nepřipojených k tranzistorům 20 a 16.. Omezení na taktovací fázi, která je připojena k řídicí elektrodě svorkovacího tranzistoru 25 spočívá v tom, že jeho impulsy se objevují jak po fázi impulsu vstupního signálu, tak po taktovací fázi připojené ke kolektoru tranzistoru 16. Připojení trnazistoru 25 k taktovací fázi spíše než připojení výstupu následného stupně registru dává konstruktéru obvodu alternativy rozložení vzhledem k topologii integrovaného obvodu.Giant. 6 shows an alternative shift register stage where the control electrode of the transistor 25 is connected to a different clock phase than that of the collector of the transistor 16. In a three-phase non-overlapping clock system, the transistor 25 may be connected to a clock phase not connected to the transistors 20 and 16. In a more than three-phase clock system, the control electrode of transistor 25 may be connected to one of the alternate clock phases not connected to transistors 20 and 16. The limitation to the clock phase that is connected to the control electrode of terminal transistor 25 is that pulses occur both after the pulse phase of the input signal and after the pulse phase connected to the collector of transistor 16. Connecting the transistor 25 to the pulse phase rather than connecting the output of the downstream register gives the circuit designer an alternative layout relative to integrated circuit topology.

Obrázek 7 znázorňuje další alternativní stupeň registru. V tomto příkladném provedení je dráha emitor-kolektor svorkovacího tranzistoru 255 zapojena mezi uzel PÍ a vstupní svorku 12 a jeho řídicí elektroda je připojena k taktovací fázi C3. Vstupní svorka 12 registru s N stupni je udržována na nízkém potenciálu (v podstatě VSS) alespoň (N-l)/N-tinu času, kdy je registr v činnosti, a proto svorkovací tranzistor 255 bude, když sepne, svorkovat uzel PÍ dolů pro odepnutí tranzistoru 16. Řídící elektroda tranzistoru 255 je pulsována každý taktovací cyklus a zajišťuje, že uzel PÍ je pravidelně a často svorkován směrem dolů.Figure 7 shows another alternative stage of the register. In this exemplary embodiment, the emitter-collector path of the terminal transistor 255 is connected between the node P1 and the input terminal 12 and its control electrode is connected to the clock phase C3. The N-stage register input terminal 12 is maintained at a low potential (substantially VSS) of at least (Nl) / N-th of the time the register is in operation, and therefore the terminal transistor 255 will, when closed, pin the P1 node down to disconnect the transistor. 16. The control electrode of transistor 255 is pulsed every clock cycle and ensures that the node P1 is downwardly and regularly clamped.

Za předpokladu multifázového taktovacího systému, kde taktovací signály přiváděné k tranzistorům 21 a 20 jsou za sebou následuje! fáze, např. fáze Cl a C3, jak je znázorněno na obr. 5, se vstupní impuls ke svorce 12 objeví současně s taktovací fází C3. V tomto případě bude tranzistor 255 impulsem otevřen, když je vstupní signál na svorce 12 na horní úrovni. Tranzistor 255 proto pomůže ve zvýšení potenciálu uzlu PÍ na horní úroveň, čímž umožní, aby tranzistor 18 mohl mít menší rozměry. V průběhu taktovacího cyklu, v němž je vstupní impuls přiveden ke svorce 12, bude uzel PÍ na horní úrovni po celou dobu taktovacího cyklu. Toto však nemá účinek na požadovanou činnost posuvného registru. Uzel PÍ bude svorkován dolů-taktovacím signálem C3 v průběhu následujícího taktovacího cyklu.Assuming a multi-phase clock system where clock signals applied to transistors 21 and 20 are consecutive! 5, the input pulse to terminal 12 appears simultaneously with clock phase C3. In this case, the transistor 255 will be pulsed open when the input signal at terminal 12 is at the upper level. Transistor 255 will therefore help in increasing the potential of the PI node to the upper level, thereby allowing transistor 18 to be of smaller dimensions. During a clock cycle in which the input pulse is applied to terminal 12, the node P1 will be at the upper level throughout the clock cycle. However, this has no effect on the desired shift register operation. Node P1 will be stapled by a down-clock signal C3 during the next clock cycle.

Kolektor tranzistoru 18 může být připojen buď ke zdroji konstantního napájecího potenciálu, jako je VDD, nebo alternativně ke vstupní svorce 12, jak je znázorněno na obr. 3.The collector of transistor 18 may be connected either to a constant supply potential source such as VDD or alternatively to the input terminal 12 as shown in Fig. 3.

Claims

The first shift register comprising a plurality of _T = uu> Laue ± UCU tických, cascaded stages, each of the stages having an input terminal and an output terminal, and wherein the shift register includes means for securing the system phase-shifted clock signals and means for providing an input a signal, wherein the register stages comprise an output stage comprising a double-acting amplifier, comprising up and down transistors having respective main conducting paths connected in series with a common point of the up and down transistor, wherein the common point forms the output stage of the register stage, and provided with a power clamp for supplying one of a plurality of phase shifted clock signals, and the boost and lower transistors are provided with respective control electrodes, the register stages further comprising input circuits responsive to the sweep pulses applied to the input terminal for generating the first and second pilot signals, which are applied to the control electrodes of the up and down transistors for conditioning the double-acting amplifier to provide output sweep pulses, characterized in that it is provided with a terminal transistor (25) having a conductive path connected between a boost transistor control electrode and a potential source (VSS) of a value sufficient to close the boost transistor (16), the terminal transistor (25) having a control electrode connected to an output terminal following a cascade of connected stages.

The shift register stage of claim 1, wherein the input circuits comprise a first transistor (18) and a second transistor (19), the conductive paths of which are connected in series with an output terminal (P1) formed to connect the first transistor (18). and a second transistor (19) and connected to the control electrode of the boost transistor (16), wherein the first transistor (18) has the control and first electrodes connected to an input stage input terminal (12) for receiving an input sweep pulse.

The shift register stage of claim 1, wherein the input circuit further comprises a third transistor (20) and a fourth transistor (21), the conductive paths of which are connected in series between the supply potentials, with an output terminal (P2) formed for interconnection. a third transistor (20) and a fourth transistor (21) connected to the control electrode of the lowering transistor and the control electrode of the second transistor (19), the third transistor (20) having a control electrode connected to one of the phase shifted clock signals; the transistor has an input terminal connected to an input terminal (12) of the input stage.

The shift register stage according to claim 1, wherein the input circuit comprises a diode and a transistor, the conductive paths of which are connected in series with an output terminal (P1) formed at the diode-transistor connection and connected to the control electrode of the boost transistor, has an electrode connected to the stage input terminal to receive a sweep pulse.

A shift register comprising a set of substantially identical, cascade-connected stages, each of the stages having an input terminal and an output terminal, and wherein the shift register comprises means for providing a system of phase-shifted clock signals and means for providing an input signal, a stage comprising a double-acting amplifier comprising up and down transistors having respective main conducting paths connected in series with the connection of the up and down transistors forming the output stage of the register stage, the double-acting amplifier having a power terminal for supplying one of the phase shifted clock signals and up and down transistors are provided with respective control electrodes, wherein the register stages further comprise an input stage provided with an output terminal connected to the control elect a boost stage transistor and having an input terminal for receiving an input signal, wherein the output stage input terminal monitors potential changes applied to the input terminal for at least one input signal shifts, a intermediate stage comprising a clock inverting amplifier having an output terminal connected to the transistor control electrode; an input terminal coupled to a register stage input terminal, a power terminal for supplying a power potential, and a clock input terminal for supplying another of a plurality of phase-shifted clock signals, wherein another of the plurality of phase-shifted clock signals selectively activates an inverting amplifier a terminal transistor (25) having a conductive path connected between the boost transistor control electrode and a potential source (VSS) of a value sufficient to close the boost transistor (16), wherein the terminal transistor (25) has a control electrode connected to an output terminal following the cascade connected stages.

The shift register stage of claim 5, wherein the input stage comprises first and second transistors having their conductive paths connected in series with an output terminal, an input stage formed to connect the first and second transistors, wherein the first transistor is provided with control and first transistors. electrode connected to the input terminal of the input stage. a. the second transistor is provided with a control electrode connected to a mid-stage output terminal.

The shift register stage of claim 5, wherein the intermediate stage comprises first and second transistors whose conductive paths are connected in series between the supply potentials, with the intermediate stage output terminal formed to connect the first and second transistors, wherein the first transistor is a transistor. provided with a control electrode connected to a second of a set of phase shifted clock signals, the second transistor having an input terminal connected to an input terminal of the input stage.

The shift register stage of claim 7, wherein the input stage comprises third and fourth transistors, the respective conductive paths of which are connected in series with the output terminal of the input stage formed to connect the third and fourth transistors, the third transistor having control and first transistors. an electrode connected to the input stage input terminal and a fourth transistor is provided with a control electrode connected to the intermediate stage output terminal.

The shift register stage of claim 5, wherein the input stage comprises a diode and a transistor whose conductive paths are connected in series with an input stage output terminal formed at the diode-transistor connection, wherein the diode is provided with an electrode connected to the input stage input terminal. and the transistor is provided with a control electrode connected to the intermediate stage output terminal.

A shift register comprising a system of substantially identical, cascade-connected stages, each of the stages having an input terminal and an output terminal, and wherein the shift register comprises means for providing a system of phase shifted clock signals and means for providing an input signal, a stage comprising a double-acting amplifier, comprising up and down transistors having respective main conducting paths connected in series with a common point of the up and down transistor, said common point forming an output stage of the register stage, wherein the double-acting amplifier is provided with a power terminal for supplying one of the assembly the phase shifted clock signals and the up and down transistors are provided with respective control electrodes, and wherein the register stages further comprise input circuits responsive to a range of thrust pulses applied to the input terminal for generating the first and second pilot signals, which are applied to the control electrodes of the up and down transistors to condition the double-acting amplifier to provide output sweep pulses, characterized in that it is provided with a terminal transistor (25) provided with the control electrode and having a conductive path connected between the boost transistor control electrode and a potential source (VSS), the potential having a value for at least fifty percent of the time during which the register is energized sufficient to close the boost transistor (16), and means for driving the control signal to a control electrode of the terminal transistor, wherein the control signal is substantially out of phase with respect to one of the set of phase shifted clock signals.

11. The shift register of claim 10, wherein the means for applying the control signal to the control electrode of the clamping transistor comprises interconnecting to another of the set of phase shifted clock signals different from one of the set of phase shifted clock signals.

12. The shift register of claim 11, wherein the potential source comprises a connection to a stage input terminal.

13. The shift register stage of claim 10, wherein the input circuit comprises a first and a second transistor, the conductive paths of which are connected in series with an output terminal formed to connect the first and second transistors and connected to the control electrode of the boost transistor; the transistor is provided with a control and a first electrode connected to the input stage input terminal to receive an input sweep pulse.

The shift register stage of claim 1, wherein the input circuit further comprises third and fourth transistors, the conductive paths of which are connected in series between the supply potentials, with an output terminal formed to connect the third and fourth transistors, wherein the output terminal it is connected to the control electrode of the lowering transistor and to the control electrode of the second transistor, the third transistor having a control electrode connected to one of the set of phase shifted clock signals and the fourth transistor having an input terminal connected to the input terminal of the input stage.

Shift register according to claim 10, characterized in that the input circuit comprises a diode and a transistor whose conductive paths are connected in series with an output terminal (P1) formed at the diode-transistor connection and connected to the control electrode of the boost transistor, the diode is provided with an electrode connected to an input terminal of this stage to receive a sweep pulse.

A shift register comprising a system of substantially identical, cascade-connected stages, each stage having an input terminal and an output terminal, the shift register comprising means for providing a system of phase shifted clock signals and means for providing an input signal, the register stages comprising an output section comprising an incremental transistor having a main conductor path connected in series with the decrementing transistor, wherein the interconnection of the incremental and decrementing transistors forms an output terminal of the register stage, the output section being provided with a power terminal to apply one of the set of phase shifted clock signals a transistor equipped with a control electrode, wherein the input circuit comprises a terminal transistor and responds to a sweep pulse applied to an input terminal of this stage p for generating a control signal applied to the boost electrode control electrode for conditioning the output section to provide output sweep pulses, wherein the staple transistor has a main conductor path connected between the boost transistor control electrode and a potential source sufficient to close the boost transistor, and having a control electrode connected to the output stage of the downstream stage to the cascade of the connected stages.

17. The shift register stage of claim 16, comprising a circuit for supplying at least a portion of one period of phase shifted clock signals a potential of sufficient magnitude to condition the transistor into a conductive state.