CN218825514U - 硬件防护结构及芯片 - Google Patents

Abstract

本实用新型公开了一种硬件防护结构及芯片。所述硬件防护结构包括：多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述硬件中的待保护结构。本实用新型实施例能够提高硬件防护结构的破解难度，安全性高。

Description

硬件防护结构及芯片

技术领域

本实用新型实施例涉及硬件防护技术，尤其涉及一种硬件防护结构及芯片。

背景技术

随着信息技术的发展，信息安全问题也越来越受到重视，相应的安全芯片的应用也越来越广泛，从传统的银行和电信行业，到移动支付、电子护照、电子身份证、防伪设备、智能电网以及知识产权保护等，都必须采用安全芯片来保证数据的安全。

为了提高芯片的安全性，现有技术中提出的解决方案是使用物理不可克隆函数(Physically Unclonable Function，PUF)提供密钥，PUF检测的是集成电路生产过程中构成电路器件的材料物理特性的随机变化，即使是芯片制造厂商也不可能采用相同的电路复制出完全相同的密钥，攻击者更无法通过版图分析反推出密钥。现有的PUF技术虽能在一定程度上提高芯片的安全性，但无法阻止探测攻击，攻击者可以采用破坏+探测攻击，首先除去顶层布局，然后再用微探针探测内部敏感信号，从而获取芯片内部存储的数据，也即现有的PUF技术安全性仍有待提高。

实用新型内容

本实用新型提供一种硬件防护结构及芯片，以提高硬件防护结构的破解难度，提高安全性。

第一方面，本实用新型实施例提供了一种硬件防护结构，所述硬件防护结构包括：多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述所述硬件中的待保护结构。

可选地，所述路径选择模块包括N个开关单元，每个所述开关单元包括第一两路选择器和第二两路选择器；所述响应输出模块包括D触发器；第1个所述开关单元的第一两路选择器及第二多路选择器的两个输入端电连接后作为输入信号输入端；第m个所述开关单元的第一两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的一个输入端及第二两路选择器的一个输入端电连接；第m个所述开关单元的第二两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的另一个输入端及第二两路选择器的另一个输入端电连接；第N个所述开关单元的第一两路选择器的输出端及第二两路选择器的输出端分别作为第一延时信号输出端及第二延时信号输出端，并分别与所述D触发器的两个输入端对应电连接；其中，N为大于等于2的整数，1≤m≤N-1；所述输入信号延时路径为所述输入信号输入端至第一延时信号输出端或第二延时信号输出端之间的传输路径。

可选地，所述硬件防护结构包括第一防护延时路径和第二防护延时路径；所述第一防护延时路径连接于第k个所述开关单元的第一两路选择器的输出端；所述第二防护延时路径连接于第k个所述开关单元的第二两路选择器的输出端；其中，1≤k≤N。

可选地，所述第一防护延时路径为顶层金属布线；所述第二防护延时路径为次顶层金属布线。

可选地，沿所述硬件防护结构的厚度方向，所述第一防护延时路径与所述第二防护延时路径的正投影完全重叠。

可选地，所述第一防护延时路径及所述第二防护延时路径均为U型布线。

可选地，所述输入信号延时路径包括：环形振荡器，所述环形振荡器包括奇数个依次连接的反相器，所述环形振荡器的输入端用于输入所述输入信号；所述路径选择模块包括第一多路选择器和第二多路选择器，所述第一多路选择器的多个输入端与所述多个环形振荡器的输出端一一对应电连接，所述第二多路选择器的多个输入端与所述多个环形振荡器的多个输出端一一对应电连接；所述响应输出模块包括第一计数器、第二计数器和比较器，所述第一计数器的输入端与所述第一多路选择器的输出端电连接，所述第一计数器的输出端与所述比较器的一个输入端电连接；所述第二计数器的输入端与所述第二多路选择器的输出端电连接，所述第二计数器的输出端与所述比较器的另一个输入端电连接，所述比较器的输出端用于输出所述响应信号。

可选地，所述防护延时路径包括串联的电容和金属布线，所述防护延时路径连接于相邻的两个反相器之间。

可选地，每个所述输入信号延时路径均包括一个所述防护延时路径。

第二方面，本实用新型实施例还提供了一种芯片，包括第一方面所述的硬件防护结构；所述芯片还包括待保护结构，所述防护延时路径覆盖所述待保护结构。

本实用新型实施例的技术方案，采用的硬件防护结构包括多条输入信号延时路径，输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，防护延时路径覆盖路径选择模块及响应输出模块。当用探针探测路径选择模块或响应输出模块上的敏感信号时，探针不可避免的会经过防护延时路径所在的区域，并对防护延时路径产生影响，如会破坏防护延时路径，使得防护延时路径的延时发生变化，进而使得当激励信号选中存在防护延时路径的输入信号延时路径时，由于延时发生变化，使得最终输出的响应信号发生变化，进而使得芯片可识别出存在攻击行为而做出相应的保护动作。也即提高了硬件防护结构的破解难度，提高了安全性。

附图说明

图1为本实用新型实施例一提供的一种硬件防护结构的结构示意图；

图2为本实用新型实施例二提供的一种硬件防护结构的结构示意图；

图3为本实用新型实施例三提供的一种硬件防护结构的结构示意图；

图4为本实用新型实施例四提供的一种芯片的结构示意图。

具体实施方式

下面结合附图和实施例对本实用新型作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本实用新型，而非对本实用新型的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本实用新型相关的部分而非全部结构。

实施例一

图1为本实用新型实施例一提供的一种硬件防护结构的结构示意图，参考图1，硬件防护结构包括：多条输入信号延时路径101，输入信号延时路径101 能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径101 的延时不同；路径选择模块102，路径选择模块102用于根据激励信号选中至少两条输入信号延时路径101；响应输出模块103，用于根据选中的输入信号延时路径101上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径104，防护延时路径104覆盖硬件中的待保护结构。

具体地，本实施例的硬件防护结构可为基于延时的PUF结构，多条输入信号延时路径101相互对称，相互对称的含义是信号延时路径101的元器件以及信号线的参数完全相同，其仅由于制作工艺过程中存在的误差，导致输入信号延时路径101对输入信号的延时不会完全相同，也即至少两条输入信号延时路径101的延时不同。输入信号例如可以是高电平，路径选择模块102在不同的激励信号下选中不同的输入信号延时路径101，以在激励信号下选中两个输入信号延时路径101为例进行说明，在某一激励信号作用下，路径选择模块102 选中其中两条输入信号延时路径101，选中的输入信号延时路径101上的延时信号输入到响应输出模块103，响应输出模块103根据其两个输入端接收的两个延时信号产生响应信号，如通过比较两个延时信号的到达时间，其中一个输入端先接收到延时信号时响应信号为1，另一个输入端后接收到延时信号时响应信号为0，据此，在不同的激励信号作用下产生不同的响应信号，从而实现物理密钥的功能。

在本实施例中，可在至少一条输入信号延时路径101中设置防护延时路径 104，防护延时路径104同样具有延时功能，且防护延时路径104覆盖硬件中的待保护结构，待保护结构例如可以是存储有硬件中敏感信息的存储器，在其他一些实施方式中，防护延时路径104还可覆盖路径选择模块102及响应输出模块103，本实施例中所述覆盖的含义为在应用硬件防护结构的硬件(如芯片中)，沿芯片厚度方向，防护延时路径104的投影所围成的区域覆盖硬件中的待保护结构，或者覆盖路径选择模块102及响应输出模块103，即当用探针探测路径选择模块102或响应输出模块103上的敏感信号时，探针不可避免的会经过防护延时路径104所在的区域，并对防护延时路径104产生影响，如会破坏防护延时路径104，使得防护延时路径104的延时发生变化，进而使得当激励信号选中存在防护延时路径104的输入信号延时路径时，由于延时发生变化，使得最终输出的响应信号发生变化，进而使得芯片可识别出存在攻击行为而做出相应的保护动作，例如芯片被锁死，非易失性存储器的数据被销毁，芯片不能够读取非易失性存储器的数据。也即提高了硬件防护结构的破解难度，提高了安全性。需要说明的是，硬件防护结构应用于芯片上时，防护延时路径还可覆盖芯片上的敏感器件，如存储器等。

本实施例的技术方案，采用的硬件防护结构包括多条输入信号延时路径，输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；路径选择模块，路径选择模块用于根据激励信号选中至少两条输入信号延时路径；响应输出模块，响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；其中，至少一条输入信号延时路径中包括防护延时路径，防护延时路径覆盖硬件的待保护结构。当用探针探测路径选择模块或响应输出模块上的敏感信号时，探针不可避免的会经过防护延时路径所在的区域，并对防护延时路径产生影响，如会破坏防护延时路径，使得防护延时路径的延时发生变化，进而使得当激励信号选中存在防护延时路径的输入信号延时路径时，由于延时发生变化，使得最终输出的响应信号发生变化，进而使得芯片可识别出存在攻击行为而做出相应的保护动作。也即提高了硬件防护结构的破解难度，提高了安全性。

实施例二

图2为本实用新型实施例二提供的一种硬件防护结构的结构示意图，参考图2，路径选择模块包括N个开关单元1021，每个开关单元1021包括第一两路选择器1022和第二两路选择器1023；响应输出模块包括D触发器1031；第 1个开关单元1021的第一两路选择器1022及第二两路选择器1023的两个输入端电连接后作为输入信号输入端；第m个开关单元1021的第一两路选择器1022 的输出端与第m+1个开关单元1021的第一两路选择器1022的一个输入端及第二两路选择器1023的一个输入端电连接；第m个开关单元1021的第二两路选择器1023的输出端与第m+1个开关单元1021的第一两路选择器1022的另一个输入端及第二两路选择器1023的另一个输入端电连接；第N个开关单元1021 的第一两路选择器1022的输出端与第二两路选择器1023的输出端分别作为第一延时信号输出端及第二延时信号输出端，并分别与D触发器1031的两个输入端对应电连接；其中，N为大于等于2的整数，1≤m≤N-1；输入信号延时路径为输入信号输入端至第一延时信号输出端或第二延时信号输出端之间的传输路径。

具体地，本实施例的硬件防护结构可为基于Arbiter(仲裁器)的PUF结构，如图2中所示，输入信号例如可以是高电平，激励信号的位数与开关单元1021 的个数相同，即有多少个开关单元1021，激励信号即为多少位。激励信号的每一位控制对应的开关单元1021，使得开关单元1021中的两路选择器选择相应的路径。在本实施例中，当开关单元1021为N个时，激励信号为N位，也即共有2^N种激励信号，对应的即存在2^N种输入信号延时路径，进而对应有2^N种响应信号，密钥较长，使得安全性较高。开关单元1021中的第一两路选择器与第二两路选择器对称，例如在芯片上的物理位置对称，第一两路选择器与第二两路选择器的工艺相同，仅因为工艺误差的原因，导致每条路径的延时不同，在本实施例中，通过在至少一条输入信号延时路径中设置防护延时路径，当用探针对两路选择器或D触发器进行探测时，将会破坏防护延时路径的延时，进而导致输出的响应信号不同，提高安全性。

可选地，如图2所示，硬件防护结构包括第一防护延时路径1041和第二防护延时路径1042两个防护延时路径；第一防护延时路径1041连接于第k个开关单元1021的第一两路选择器1022的输出端；第二防护延时路径1042连接于第k个开关单元的第二两路选择器的输出端；其中，1≤k≤N。

具体地，为了使得输入信号延时路径为对称结构，即输入信号延时路径对输入信号的延时差异尽量取决于工艺误差，而不是电路结构本身，由于开关单元1021中的第一两路选择器与第二两路选择器对称，可在同一个开关单元后设置两个防护延时路径，即分别对应于第一两路选择器的第一防护延时路径与对应于第二两路选择器的第二防护延时路径，使得不同的输入信号延时路径对称，安全性更高。

当k＜N时，第一防护延时路径连接于第k个开关单元1021的第一两路选择器1022的输出端与第k+1个开关单元1021的第一两路选择器1022的输入端及第二两路选择器1023的输入端之间，即第k个开关单元的第一两路选择器的输出信号无论输出至第k+1个开关单元的第一两路选择器还是第二两路选择器，均会经过第一防护延时路径；同样，第二防护延时路径连接于第k个开关单元 1021的第二两路选择器1023的输出端与第k+1个开关单元1021的第一两路选择器1022的输入端及第二两路选择器1023的输入端之间，即第k个开关单元的第二两路选择器的输出信号无论输出至第k+1个开关单元的第一两路选择器还是第二两路选择器，均会经过第二防护延时路径；当k＝N时，第一防护延时路径1041连接于第N个开关单元1021的第一两路选择器1022的输出端与D 触发器1031之间；第二防护延时路径1042连接于第N个开关单元1021的第二两路选择器1023与D触发器1031之间。这样设置，可使无论选中哪两条输入信号延时路径，输入信号均会经过第一防护延时路径或第二防护延时路径，也即输入信号经过的两条输入信号延时路径完全对称，仅由于工艺误差而导致延时不同，使得最终生成0或1的响应信号，进一步提高安全性。

可选地，如图2所示，第一防护延时路径1041为顶层金属布线，第二防护延时路径1042为次顶层金属布线。

具体地，第一防护延时路径1041与第二防护延时路径1042不同层，一方面有利于降低工艺难度；另一方面，更加有利于第一防护延时路径1041与第二防护延时路径1042均按照相同的方式布线，即更有利于将二者做成对称结构，从而进一步提高硬件防护结构的破解难度，提高安全性。

进一步地，沿硬件防护结构的厚度方向，第一防护延时路径1041与第二防护延时路径1042的正投影完全重叠。

具体地，厚度方向为设置顶层金属布线的顶层指向设置次顶层金属布线次顶层的方向，在本实施例中，第一防护延时路径1041与第二防护延时路径1042 的正投影完全重叠，也即第一防护延时路径1041与第二防护延时路径1042的长度、布线方式等相同，可以理解的是，由于存在工艺误差，两者可能存在较小的差异，第一防护延时路径1041与第二防护延时路径1042也为对称结构，从而使得输入信号延时路径均互为对称结构，进一步提高破解难度，提高安全性。

进一步地，如图2所示，第一防护延时路径1041及第二防护延时路径1042 均为U型布线，U型布线能够实现高密度的布线，如U型布线中相邻两条平行信号线之间间隔可做到0.2微米至0.3微米，能够远远小于探头的尺寸，使得探头会不可避免的破坏防护延时路径，制作工艺也较为容易。需要说明的是，第一防护延时路径1041及第二防护延时路径1042也可为环形布线的方式；第一防护延时路径1041及第二防护延时路径1042的外围轮廓可根据所需要覆盖的元器件整体构成的轮廓设置，如本实施例中其外围轮廓为矩形，在其它一些实施方式中，其外围轮廓也可为圆形、多边形或其他不规则图形等，只要能够覆盖所需要覆盖的元器件即可。

实施例三

图3为本实用新型实施例三提供的一种硬件防护结构的结构示意图，参考图3，输入信号延时路径包括：环形振荡器1011，环形振荡器1011包括奇数个依次连接的反相器，环形振荡器1011的输入端用于输入输入信号；路径选择模块102包括第一多路选择器1024和第二多路选择器1025，第一多路选择器1024 的多个输入端与多个环形振荡器1011的输出端一一对应电连接，第二多路选择器1025的多个输入端与多个环形振荡器1011的多个输出端一一对应电连接；响应输出模块103包括第一计数器1032、第二计数器1033和比较器1034，第一计数器1032的输入端与第一多路选择器1024的输出端电连接，第一计数器 1032的输出端与比较器1034的一个输入端电连接；第二计数器1033的输入端与第二多路选择器1025的输出端电连接，第二计数器1033的输出端与比较器 1034的另一个输入端电连接，比较器1034的输出端用于输出响应信号。

具体地，本实施例中的硬件防护结构可为基于环形振荡器的PUF结构(RO PUF)，环形振荡器的原理为本领域技术人员所熟知，在此不再赘述，任意两个环形振荡器均为对称结构，即环形振荡器中元器件的数量、类型以及连接方式等完全相同，仅由于工艺误差导致环形振荡器最终输出信号的频率不同；多路选择器在激励信号的控制下选中某一路环形振荡器，从而使得第一计数器 1032与第二计数器1033分别接收到不同的频率信号(由于环形振荡器的频率与延时有关，也可称为延时信号)，最终通过比较器1034输出响应信号。本实施例中，可在对应的环形振荡器中添加防护延时路径104，当用探针探测路径选择模块102或响应输出模块103上的敏感信号时，探针不可避免的会经过防护延时路径104所在的区域，并对防护延时路径104产生影响，如会破坏防护延时路径104，使得防护延时路径104的延时发生变化，进而使得当激励信号选中存在防护延时路径104的输入信号延时路径时，由于延时发生变化，使得最终输出的响应信号发生变化，进而使得芯片可识别出存在攻击行为而做出相应的保护动作。

可选地，防护延时路径包括串联的电容和金属布线，防护延时路径104连接于相邻的两个反相器之间。金属布线具有阻性，本实施例中可利用金属布线与电容构成阻容结构的延时结构，该延时结构能够对环形振荡器的频率产生影响，即当金属布线的电阻发生变化时，环形振荡器的频率会发生变化，最终使得对应的响应信号发生变化，进而芯片可识别出正在被破解，以进行相关的保护动作。需要说明的是，金属布线与实施例三中的顶层金属布线或次顶层金属布线的设置方式可相同，在此不再赘述。

可选地，每个输入信号延时路径均包括一个防护延时路径。这样设置，也即任意两个输入信号延时路径均为对称结构，进一步优选地，防护延迟路径在环形振荡器中的位置相同，如均连接于第k个与第k+1个反相器之间，任意两个输入信号延时路径均为对称结构，环形振荡器的频率仅因工艺误差而存在差别，从而使得输入信号延时路径延时的不可预测性较高，破解难度更高，安全性更高。

需要说明的是，本实施例中的环形振荡器还可以是可重构的环形振荡器。

实施例四

图4为本实用新型实施例四提供的一种芯片的结构示意图，参考图4，本实用新型实施例四提供的芯片可包括本实用新型任意实施例提供的硬件防护结构；芯片还包括待保护结构(未示出)，防护延时路径覆盖待保护结构。

待保护结构可为芯片上的敏感器件，如存储器等，因本实用新型实施例四提供的芯片包括本实用新型任意实施例提供的硬件防护结构，因而也具有相同的有益效果，在此不再赘述。

注意，上述仅为本实用新型的较佳实施例及所运用技术原理。本领域技术人员会理解，本实用新型不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本实用新型的保护范围。因此，虽然通过以上实施例对本实用新型进行了较为详细的说明，但是本实用新型不仅仅限于以上实施例，在不脱离本实用新型构思的情况下，还可以包括更多其他等效实施例，而本实用新型的范围由所附的权利要求范围决定。

Claims (10)

1.一种硬件防护结构，其特征在于，所述硬件防护结构包括：

多条输入信号延时路径，所述输入信号延时路径能够对输入信号延时以产生延时信号，其中，至少两条输入信号延时路径的延时不同；

路径选择模块，所述路径选择模块用于根据激励信号选中至少两条输入信号延时路径；

响应输出模块，所述响应输出模块用于根据选中的输入信号延时路径上的延时信号生成响应信号；

其中，至少一条输入信号延时路径中包括防护延时路径，所述防护延时路径覆盖所述硬件中的待保护结构。

2.根据权利要求1所述的硬件防护结构，其特征在于，所述路径选择模块包括N个开关单元，每个所述开关单元包括第一两路选择器和第二两路选择器；所述响应输出模块包括D触发器；

第1个所述开关单元的第一两路选择器及第二两路选择器的两个输入端电连接后作为输入信号输入端；

第m个所述开关单元的第一两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的一个输入端及第二两路选择器的一个输入端电连接；第m个所述开关单元的第二两路选择器的输出端与第m+1个所述开关单元的第一两路选择器的另一个输入端及第二两路选择器的另一个输入端电连接；

第N个所述开关单元的第一两路选择器的输出端及第二两路选择器的输出端分别作为第一延时信号输出端及第二延时信号输出端，并分别与所述D触发器的两个输入端对应电连接；其中，N为大于等于2的整数，1≤m≤N-1；

所述输入信号延时路径为所述输入信号输入端至第一延时信号输出端或第二延时信号输出端之间的传输路径。

3.根据权利要求2所述的硬件防护结构，其特征在于，所述硬件防护结构包括第一防护延时路径和第二防护延时路径；

所述第一防护延时路径连接于第k个所述开关单元的第一两路选择器的输出端；所述第二防护延时路径连接于第k个所述开关单元的第二两路选择器的输出端；其中，1≤k≤N。

4.根据权利要求3所述的硬件防护结构，其特征在于，所述第一防护延时路径为顶层金属布线；所述第二防护延时路径为次顶层金属布线。

5.根据权利要求4所述的硬件防护结构，其特征在于，沿所述硬件防护结构的厚度方向，所述第一防护延时路径与所述第二防护延时路径的正投影完全重叠。

6.根据权利要求4所述的硬件防护结构，其特征在于，所述第一防护延时路径及所述第二防护延时路径均为U型布线。

7.根据权利要求1所述的硬件防护结构，其特征在于，所述输入信号延时路径包括：

环形振荡器，所述环形振荡器包括奇数个依次连接的反相器，所述环形振荡器的输入端用于输入所述输入信号；

所述路径选择模块包括第一多路选择器和第二多路选择器，所述第一多路选择器的多个输入端与所述多个环形振荡器的输出端一一对应电连接，所述第二多路选择器的多个输入端与所述多个环形振荡器的多个输出端一一对应电连接；

所述响应输出模块包括第一计数器、第二计数器和比较器，所述第一计数器的输入端与所述第一多路选择器的输出端电连接，所述第一计数器的输出端与所述比较器的一个输入端电连接；所述第二计数器的输入端与所述第二多路选择器的输出端电连接，所述第二计数器的输出端与所述比较器的另一个输入端电连接，所述比较器的输出端用于输出所述响应信号。

8.根据权利要求7所述的硬件防护结构，其特征在于，所述防护延时路径包括串联的电容和金属布线，所述防护延时路径连接于相邻的两个反相器之间。

9.根据权利要求8所述的硬件防护结构，其特征在于，每个所述输入信号延时路径均包括一个所述防护延时路径。

10.一种芯片，其特征在于，包括权利要求1-9任一项所述的硬件防护结构；所述芯片还包括待保护结构，所述防护延时路径覆盖所述待保护结构。

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