CN202771779U - 一种阵列基板行驱动电路、阵列基板及显示装置 - Google Patents

Abstract

本实用新型提供了一种阵列基板行驱动电路、阵列基板及显示装置。其中所述驱动电路包括级联的多级GOA单元，所述GOA电路的第n级GOA单元包括上拉单元、上拉驱动单元、第一下拉单元、下拉驱动单元、第二下拉单元和复位单元。本实用新型通过各级GOA单元向对应行栅极线输出多阶栅极信号，从而可以利用前一行的栅极信号对当前行的像素电极压降ΔVp进行补偿。

Description

一种阵列基板行驱动电路、阵列基板及显示装置

技术领域

本实用新型涉及显示技术领域，尤其涉及一种阵列基板行驱动电路、薄膜晶体管阵列基板及显示装置。

背景技术

随着薄膜晶体管液晶显示器（Thin film transistor liquid crystal display，TFTLCD）产业的发展，TFT LCD产品的竞争日趋激烈，各厂家都在通过采用新技术以降低产品的成本，从而提高其产品在市场上的竞争力，阵列基板行驱动（Gate Driver on Array，GOA）技术就是这些新技术的典型代表。GOA技术是将栅极（Gate）开关电路集成于阵列（Array）基板上，从而可以省掉栅极驱动集成电路（Gate Driver IC）部分，从材料成本和工艺步骤两个方面可以达到降低产品成本的目的。

薄膜晶体管阵列基板的像素结构的常见类型有公共电极型存储电容（Cston Common）结构和栅极线型存储电容（Cst on Gate）结构。其中，Cst onCommon结构中，由当前行的像素电极、公共电极（或公共电压线）和两者之间的绝缘层构成存储电容Cst；图1示出了采用Cst on Gate结构的像素结构的等效电路示意图，其中，由当前行的像素电极（Pixel Electrode）、前一行栅极线和两者之间的绝缘层构成存储电容Cst，同时像素电极处的开关晶体管T0的栅极和源极之间存在寄生电容Cgs。

液晶显示装置通常采用逐行扫描的方式，当扫描到某一行栅极线时，向该行输出高电平的栅极信号，而其余行的栅极信号则维持在低电平。由于存在寄生电容Cgs，因此栅极信号的电平高低变化会在像素电极上产生一个压降ΔVp，该压降ΔVp将影响画面品质，产生画面闪烁或者残像等不良后果，因此需要对其进行补偿。

针对Cst on Common结构，现有技术通过调节公共电压（Vcom），使得Vcom的下降量与像素电极上的压降相同，以补偿ΔVp；而针对Cst on Gate结构，目前亟需一种简单可靠的ΔVp补偿方式。

实用新型内容

有鉴于此，本实用新型的目的是提供一种阵列基板行驱动电路、阵列基板及液晶显示装置，能够简单可靠地补偿栅极信号电平高低变化在像素电极上产生的压降ΔVp。

为解决上述技术问题，本实用新型提供方案如下：

一种阵列基板行驱动GOA电路，包括级联的多级GOA单元，其中，所述GOA电路的第n级GOA单元包括上拉单元、上拉驱动单元、第一下拉单元、下拉驱动单元、第二下拉单元和复位单元，其中，

所述上拉驱动单元，分别与第n-1级GOA单元的输出端、第二时钟信号、一上拉节点和本级GOA单元的输出端连接；

所述上拉单元，分别与所述上拉节点、第一时钟信号和本级GOA单元的输出端连接；

所述复位单元，分别与第一低电平、复位信号、所述上拉节点和本级GOA单元的输出端连接；

所述下拉驱动单元，分别与第二时钟信号、下拉节点、所述上拉节点和第一低电平连接；

所述第一下拉单元，分别与所述下拉节点、第二时钟信号、第一低电平和本级GOA单元的输出端连接；

所述第二下拉单元，分别与第二低电平、第n+1级GOA单元的输出端和本级GOA单元的输出端连接，其中，所述第二低电平低于所述第一低电平。

优选地，上述GOA电路中，

所述本级GOA单元的输出端输出的栅极信号为三阶脉冲信号，所述三阶脉冲信号包括顺序相连的一高电平Vgh信号、第二低电平Vss2信号和第一低电平Vss信号，其中， $(\mathrm{Vgh}-\mathrm{Vss}2)\×\frac{\mathrm{Cgs}}{\mathrm{Call}}=(\mathrm{Vss}-\mathrm{Vss}2)\×\frac{\mathrm{Cst}}{\mathrm{Call}},$ Cgs为对应行像素开关晶体管的栅极和源极之间存在的寄生电容，Cst为对应行像素电极与前一行栅极线之间存在的存储电容，Call为对应行像素电极处的总电容。

优选地，上述GOA电路中，所述下拉驱动单元包括：

第五晶体管、第六晶体管、第八晶体管和第九晶体管，其中，第五晶体管的漏极、第九晶体管的漏极和栅极均连接至第二时钟信号，第六晶体管和第八晶体管的源极均连接至第一低电平；第九晶体管的源极分别连接至第八晶体管的漏极和第五晶体管的栅极，第五晶体管的源极连接至第六晶体管的漏极；第六晶体管和第八晶体管的栅极均连接至上拉节点；

所述第一下拉单元包括：

第十晶体管、第十一晶体管和第十二晶体管，其中，第十晶体管和第十一晶体管的栅极均连接至下拉节点，源极均连接至第一低电平，第十晶体管的漏极接上拉节点，第十一晶体管的漏极接本级GOA单元的输出端；所述第十二晶体管的栅极接第二时钟信号，漏极接本级GOA单元的输出端，源极接第一低电平；

所述第二下拉单元包括：

第七晶体管，其漏极接本级GOA单元的输出端，源极接第二低电平，栅极接第n+1级GOA单元的输出端。

优选地，上述GOA电路中，所述复位单元包括：

第二晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至上拉节点。

优选地，上述GOA电路中，所述复位单元还包括：

第四晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至本级GOA单元的输出端。

优选地，上述GOA电路中，所述上拉驱动单元包括：

第一晶体管、第十三晶体管和一电容，所述第一晶体管的漏极和栅极均接至第n-1级GOA单元的输出端，源极接上拉节点；所述电容的一端接上拉节点，另一端接本级GOA单元的输出端；所述第十三晶体管的漏极接第n-1级GOA单元的输出端，栅极接第二时钟信号、源极接上拉节点；

所述上拉单元包括：

第三晶体管，其漏极接第一时钟信号，栅极接上拉节点，源极接本级GOA单元的输出端。

优选地，上述GOA电路还包括：

电阻分压单元，所述电阻分压单元包括多个电阻，还包括：

一输入端口，接至一预定电压；

多个输出端口，分别接至对应GOA单元，以向各级GOA单元输出第二低电平。

本实用新型还提供了一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板采用栅极线型存储电容的像素结构，并且所述薄膜晶体管阵列基板包括以上所述的阵列基板行驱动GOA电路。

本实用新型还提供了一种显示装置，该显示装置包括以上所述的薄膜晶体管阵列基板。

从以上所述可以看出，本实用新型提供的阵列基板行驱动电路、阵列基板及液晶显示装置，通过各级GOA单元向对应行栅极线输出多阶栅极信号，从而可以利用前一行的栅极信号，简单有效地对当前行的像素电极压降ΔVp进行补偿。本实用新型实施例可以在现有GOA电路基础之上进行简单改进即可实现：本实用新型实施例不需要在现有GOA电路上增加额外的集成电路（IC），只需要新增加另一个低电平信号Vss2即可实施，并且原有的帧起始（STV）信号和GOA单元之间的连接关系都不需要改变，即可实现对每行像素的ΔVp电压补偿。

附图说明

图1为采用栅极线型存储电容的像素结构的等效电路示意图；

图2为本实用新型实施例提供的GOA电路的结构示意图；

图3为本实用新型实施例中第n级GOA单元的结构示意图；

图4为本实用新型实施例GOA电路输出的栅极信号示意图；

图5为本实用新型实施例中第n级GOA单元的一种电路示意图；

图6为图5所示的第n级GOA单元的信号仿真示意图；

图7为本实用新型实施例中第n级GOA单元的另一种电路示意图；

图8为包括有电阻分压单元的GOA电路的结构示意图。

具体实施方式

本实用新型实施例提供了一种阵列基板行驱动（GOA）电路，该GOA电路通过输出多阶栅极信号，从而可以利用前一行的栅极信号对当前行的像素电极压降ΔVp进行补偿。本实用新型实施例中，所述GOA电路可以是任何一种能产生移位脉冲的集成栅极移位寄存器，并且GOA单元可以采用单边或者双边的驱动方式，此处不作限制。

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图及具体实施例对本实用新型进行详细描述。

本实用新型实施例提供的一种GOA电路，该GOA电路用于向薄膜晶体管阵列基板提供栅极信号。这里，所述薄膜晶体管阵列基板采用栅极线型存储电容的像素结构（图1示出了该像素结构的一种典型的等效电路图）。

请参照图2，本实施例提供的GOA电路包括多个级联的GOA单元，每个GOA单元向对应行的栅极线输出栅极信号。图2中示出了GOA单元[1]、GOA单元[n-1]、GOA单元[n]和GOA单元[n+1]。其中，GOA单元[n-1]的输出信号用于向第n-1行的栅极线提供栅极信号（Gate n-1），同时该输出信号还作为下一级GOA单元[n]的输入。类似的，第n级GOA单元的输出信号用于向第n行的栅极线提供栅极信号（Gate n），同时该输出信号还作为下一级GOA单元[n+1]的输入。

各级GOA单元具有相同的结构，下面以第n级GOA单元为例进行说明。如图3所示，该GOA电路中的第n级GOA单元包括上拉单元、上拉驱动单元、第一下拉单元、下拉驱动单元、第二下拉单元和复位单元，其中，

所述上拉驱动单元，分别与第n-1级GOA单元的输出端（在图3中示为INPUT）、第二时钟信号、一上拉节点（PU）和本级GOA单元的输出端连接（在图3，图5中示为输出端），用于根据第n-1级GOA单元输出的第n-1栅极信号（Gate n-1），将上拉节点上拉至高电平；

所述上拉单元，分别与上拉节点、第一时钟信号（CLK）和本级GOA单元的输出端连接，用于根据在上拉驱动单元的控制下，向本级GOA单元的输出端输出第n栅极信号（Gate n）；

所述复位单元，分别与第一低电平（VSS）、复位信号（RESET）、上拉节点和本级GOA单元的输出端连接，用于根据复位信号对上拉节点进行放电以及将本级GOA单元的输出端的电平下拉至第一低电平；

所述下拉驱动单元，分别与第二时钟信号（CLKB）和下拉节点（PD）、所述上拉节点和第一低电平连接，用于控制下拉节点的电位；

所述第一下拉单元，分别下拉节点、第二时钟信号、第一低电平和本级GOA单元的输出端连接，用于在所述下拉驱动单元的控制下，将本级GOA单元的输出端的电平下拉至第一低电平；

所述第二下拉单元，分别与第二低电平（VSS2）、第n+1级GOA单元的输出端和本级GOA单元的输出端连接，用于在第n+1级GOA单元的输出的第n+1栅极信号（Gate n+1）有效时将本级GOA单元的输出端的电平下拉至第二低电平。

本实施例的GOA电路的第1级GOA单元中的上拉驱动单元，其连接至一帧起始信号（STV），用以根据帧起始信号，将本级GOA单元的上拉节点上拉至高电平。本实施例所述GOA电路的输入输出信号的时序如图4所示，其中，帧起始信号（STV）可以是一二阶脉冲信号，该二阶脉冲信号为一具有高电平和低电平的方波信号，其中的低电平为第一低电平（VSS）。GOA单元输出的栅极信号（如Gate1、Gate n-1、Gate n等）则是一多阶脉冲信号。图4示出了该多阶脉冲信号的示意图，可以看出，该多阶脉冲信号包括顺序相连的一高电平（Vgh）信号、第二低电平（Vss2）信号和第一低电平（Vss）信号，其波形图包括由高电平Vgh跳变至第二低电平Vss2以及由第二低电平Vss2跳变至第一低电平Vss的波形，其中第二低电平Vss2小于第一低电平Vss，两者差值为Ve。

为了更好地补偿栅极信号电平高低变化在像素电极上产生的压降ΔVp，本实施例中，所述高电平Vgh信号、第二低电平Vss2信号和第一低电平Vss信号之间满足以下关系：

$(\mathrm{Vgh}-\mathrm{Vss}2)\×\frac{\mathrm{Cgs}}{\mathrm{Call}}=(\mathrm{Vss}-\mathrm{Vss}2)\×\frac{\mathrm{Cst}}{\mathrm{Call}},$ （公式一）

其中，Cgs为对应行像素开关晶体管的栅极和源极之间存在的寄生电容，Cst为对应行像素电极与前一行栅极线之间存在的存储电容，Call为对应行像素电极处的总电容。

在栅极信号为高电平Vgh时，将控制对应行的像素开关晶体管开启，从而可以将当前的数据信号（Data）写入像素电极（向对应的像素电极充电）；当栅极信号为第二低电平Vss2或第一低电平Vss时，将控制对应行的像素开关晶体管关闭，像素电极通常将维持其电压。

可以看出，在第n级GOA单元输出的栅极信号由高电平Vgh跳变至第一低电平Vss2时，由于该栅极信号的电平高低变化，将会在第n行的像素电极上产生一个压降ΔVp，且 $\mathrm{\ΔVp}=(\mathrm{Vgh}-\mathrm{Vss}2)\×\frac{\mathrm{Cgs}}{\mathrm{Call}}.$ 而在第n级GOA单元输出的栅极信号发生上述变化的同时，第n-1级GOA单元输出的栅极信号将由第二低电平Vss2跳变至第一低电平Vss，此时该电平变化对第n行的像素电极的电压影响为 $-(\mathrm{Vss}-\mathrm{Vss}2)\×\frac{\mathrm{Cst}}{\mathrm{Call}},$ 由于 $(\mathrm{Vgh}-\mathrm{Vss}2)\×\frac{\mathrm{Cgs}}{\mathrm{Call}}=(\mathrm{Vss}-\mathrm{Vss}2)\×\frac{\mathrm{Cst}}{\mathrm{Call}},$ 因此由电容引起的第n-1行和第n行栅极信号的变化对像素电极电压的影响刚好抵消，实现了对ΔVp的补偿。

由此可见，本实施例所述GOA电路，通过各个GOA单元输出的多阶脉冲信号，进而利用前一行的栅极信号变化，对当前行的像素电极压降ΔVp进行了补偿，消除了当前行栅极信号变化对像素电极产生的不良影响，从而能够减少液晶显示装置中画面闪烁或者残像等现象，改善画面品质。

下面结合附图5，对本实施例所述的GOA单元的具体结构作进一步说明。

请参照图5，本实施例中第n级GOA单元一种具体电路结构，其中M1~M13均表示晶体管，C1表示电容。图5中：

第五晶体管M5、第六晶体管M6、第八晶体管M8和第九晶体管M9构成所述下拉驱动单元，其中，第五晶体管M5的漏极、第九晶体管M9的漏极和栅极均连接至第二时钟信号CLKB，第六晶体管M6和第八晶体管M8的源极均连接至第一低电平VSS；第九晶体管M9的源极分别连接至第八晶体管M8的漏极和第五晶体管M5的栅极，第五晶体管M5的源极连接至第六晶体管M6的漏极；第六晶体管M6和第八晶体管M8的栅极均连接至上拉节点；

第十晶体管M10、第十一晶体管M11和第十二晶体管M12构成所述第一下拉单元，其中，第十晶体管M10和第十一晶体管M11的栅极均连接至下拉节点，源极均连接至第一低电平VSS，第十晶体管M10的漏极接上拉节点，第十一晶体管M11的漏极接本级GOA单元的输出端；所述第十二晶体管M12的栅极接第二时钟信号CLKB，漏极接本级GOA单元的输出端，源极接第一低电平VSS。

第七晶体管M7构成所述第二下拉单元，其漏极接本级GOA单元的输出端，源极接第二低电平VSS2，栅极接第n+1级GOA单元的输出端。

第二晶体管M2和第四晶体管M4构成所述复位单元，其中第二晶体管M2的栅极连接至复位信号，源极连接至第一低电平VSS，漏极连接至上拉节点；第四晶体管M4的栅极连接至复位信号，源极连接至第一低电平VSS，漏极连接至本级GOA单元的输出端。

第一晶体管M1、第十三晶体管M13和一电容C1构成所述上拉驱动单元，其中，所述第一晶体管M1的漏极和栅极均接至第n-1级GOA单元的输出端，源极接上拉节点；所述电容C1的一端接上拉节点，另一端接本级GOA单元的输出端；所述第十三晶体管M13的漏极接第n-1级GOA单元的输出端，栅极接第二时钟信号CLKB、源极接上拉节点。

第三晶体管M3构成所述上拉单元，第三晶体管M3的漏极接第一时钟信号CLK，栅极接上拉节点，源极接本级GOA单元的输出端。

需要说明的是，本实用新型实施例所涉及的晶体管的源极与漏极可互换，且电容的两端可对调。第一、第二时钟信号为时钟脉冲信号，其中的低电平均为第一低电平。

图6示出了图5所示第n级GOA单元的时序图的一部分，将该部分划分为五个阶段，对图5所示的第n级GOA单元的工作原理进行描述，其中：

在第一阶段，上一级（第n-1级）GOA单元输出的栅极信号（由INPUT输入）为高电平，此时M1导通，对C1进行充电，PU处信号为高电平，M3、M6和M8均导通；第一时钟信号CLK为低电平，第二时钟信号CLKB为高电平，M9和M5导通；通过设置M5的沟道宽长比和M6的沟道宽长比的比例，以及M9的沟道宽长比和M8的沟道宽长比的比例，可以使得PD处信号为低电平，于是M10和M11截止；复位信号为低电平，M2和M4截止；下一级（第n+1级）GOA单元输出的栅极信号为低电平，M7截止；此时，第一时钟信号CLK为第一低电平，而M3导通，因此输出端输出的栅极信号Gaten为第一低电平。

在第二阶段，上一级（第n-1级）GOA单元输出的栅极信号（由INPUT输入）为第二低电平，复位信号为低电平，而第一时钟信号CLK为高电平，此时M1截止，在上述第一阶段被充电的电容C1，在自举效应的作用下，使PU处的电压进一步升高，维持M3的导通，于是M3、M6和M8均保持导通；第二时钟信号CLKB为低电平，M9、M12和M13截止，PD处信号维持低电平，M10、M11保持截止；复位信号为低电平，M2和M4保持截止；下一级（第n+1级）GOA单元输出的栅极信号为低电平，M7保持截止；而第一时钟信号CLK为高电平，并且M3保持导通，因此输出端输出的栅极信号Gate n为高电平。

在第三阶段，上一级（第n-1级）GOA单元输出的栅极信号（由INPUT输入）为低电平，CLKB为高电平，CLK为低电平，同时RESET为高电平；此时，M2和M4导通，其中M2的源极连接至第一低电平，因此M2导通时对PU点进行放电，将PU点的电平拉低至低电平，因此M3、M6和M8截止；，CLKB为高电平，M12、M13、M9和M5导通，因此PD点为高电平，PD_CN点为高电平，于是M10和M11导通；CLK为低电平，并且M4和M12导通，并且此时由于下一级（第n+1级）GOA单元输出的栅极信号为高电平，M7导通，由于M4、M12的源极接第一低电平，而M7的源极接第二低电平，因此输出端输出的栅极信号Gate n被M7拉低至更低的第二低电平。该阶段通过第二下拉单元将输出端下拉至第二低电平。

在第四阶段，上一级（第n-1级）GOA单元输出的栅极信号为低电平，RESET为低电平，M1截止，PU点保持低电平，M3、M6和M8保持截止；CLKB为低电平，M9、M13和M12均截止；在第三阶段时，PD_CN点为高电平，在第四阶段，M9和M8均截止，因此PD_CN点维持在高电平，于是M5导通；RESET为低电平，M2和M4保持截止；下一级（第n+1级）GOA单元输出的栅极信号为低电平，M7截止；M5漏极接CLKB，且此时CLKB为低电平，而第三阶段时PD点为高电平，因此在第四阶段，PD点将逐渐由高电平拉低至低电平，M10和M11从导通逐渐转为截止，在此过程中，由于M11的源极接第一低电平，因此输出端输出的栅极信号Gate n被M11从第二低电平拉升至第一低电平。

在第五阶段，上一级（第n-1级）GOA单元输出的栅极信号为低电平，RESET为低电平，M1截止，PU点保持低电平，M3、M6和M8保持截止；CLKB为高电平，M12、M9和M5导通，PD点电平被拉升至高电平，于是M10和M11导通；RESET为低电平，M2和M4保持截止；下一级（第n+1级）GOA单元输出的栅极信号为低电平，M7保持截止；由于M12和M11的源极均接第一低电平，因此输出端输出的栅极信号Gate n将保持在第一低电平。

以上电路实现了GOA单元输出多阶脉冲信号，进而可以利用相邻行输出的多阶脉冲信号实现对ΔVp的补偿。

图7示出了上述第n级GOA单元的另一种可能的具体电路结构，其中M1~M3、M5~M13均表示晶体管。图7与图5的区别在于，所述复位单元仅包括第二晶体管M2，省略了第四晶体管M4，减少了晶体管的数量。图7所示的GOA单元的工作时序图与图6类似，此处不再赘述。

在GOA电路中，由于信号传输及信号走线等原因，同一驱动电压信号（如高电平Vgh）的实际电平值可能会有所差异，最终导致不同行像素电极处的ΔVp可能有稍有不同，为解决该问题，本实施例可以通过多种方式来实现差异化的ΔVp补偿。

例如，如图8所示，可以设置一电阻分压单元，该电阻分压单元包括多个电阻，优选地可以为多个电阻通过串并连接所形成的一电阻网络，用于对输入的预定电压V0进行分压处理，获得针对各个GOA单元的差异化的第二低电平Vss2[1]、Vss2[2]……Vss2[n]，以使得在对应像素电极处的各个电平值之间满足上述公式一的要求，以实现较佳的ΔVp补偿效果。

再例如，针对每一级GOA单元的第二下拉单元中的下拉晶体管，可以设置不同的宽长比大小，以使得下拉晶体管上的压降有所差异，进而获得针对各个GOA单元的差异化的第二低电平Vss2，以使得在对应像素电极处的各个电平值之间满足上述公式一的要求，以实现较佳的ΔVp补偿效果。

本实用新型以上实施例所提供的GOA电路，可以通过对现有GOA电路进行简单改进即可实现。本实用新型以上实施例不需要在现有GOA电路上增加额外的集成电路（IC），只需要新增加另一个低电平信号Vss2即可实施，并且原有的帧起始（STV）信号和GOA单元之间的连接关系都不需要改变，即可实现对每行像素的ΔVp电压补偿。

由于本实用新型实施例提供的GOA电路可应用于一液晶显示器的薄膜晶体管阵列基板中，因此，本实用新型实施例还提供了一种薄膜晶体管阵列基板，该阵列基板包括以上所述的GOA电路，该GOA电路包括级联的多个GOA单元，具体级联方式是：第一级GOA单元的输入单元接帧起始（STV）信号，其他级的GOA单元的输入单元接上一级GOA单元的输出；除最后一级外的其他各级GOA单元的第二下拉单元均接下一级GOA单元的输出。所述阵列基板还可以包括多个栅极线和多个数据线，其中，每一级GOA单元的输出端连接至对应栅极线。阵列基板上其他单元的结构可以参考现有技术，此处不再赘述。

基于本实用新型实施例提供的GOA电路以及薄膜晶体管阵列基板，本实用新型实施例还可提供一液晶显示器，该显示器中设置一薄膜晶体管阵列基板，该薄膜晶体管阵列基板中包括有如图2所示的GOA电路。

从以上所述可以看出，本实用新型实施例提供的GOA电路、阵列基板以及液晶显示器，通过各级GOA单元向对应行栅极线输出多阶栅极信号，从而可以利用前一行的栅极信号，简单有效地对当前行的像素电极压降ΔVp进行补偿。

Claims (9)

1.一种阵列基板行驱动电路，其特征在于，包括级联的多级阵列基板行驱动GOA单元，其中，所述阵列基板行驱动电路的第n级GOA单元包括上拉单元、上拉驱动单元、第一下拉单元、下拉驱动单元、第二下拉单元和复位单元，其中，

所述上拉驱动单元，分别与第n-1级GOA单元的输出端、第二时钟信号、一上拉节点和本级GOA单元的输出端连接；

所述上拉单元，分别与所述上拉节点、第一时钟信号和本级GOA单元的输出端连接；

所述复位单元，分别与第一低电平、复位信号、所述上拉节点和本级GOA单元的输出端连接；

所述下拉驱动单元，分别与第二时钟信号、下拉节点、所述上拉节点和第一低电平连接；

所述第一下拉单元，分别与所述下拉节点、第二时钟信号、第一低电平和本级GOA单元的输出端连接；

所述第二下拉单元，分别与第二低电平、第n+1级GOA单元的输出端和本级GOA单元的输出端连接，其中，所述第二低电平低于所述第一低电平。

2.如权利要求1所述的阵列基板行驱动电路，其特征在于，

所述本级GOA单元的输出端输出的栅极信号为三阶脉冲信号，所述三阶脉冲信号包括顺序相连的一高电平Vgh信号、第二低电平Vss2信号和第一低电平Vss信号，其中，

Cgs为对应行像素开关晶体管的栅极和源极之间存在的寄生电容，Cst为对应行像素电极与前一行栅极线之间存在的存储电容，Call为对应行像素电极处的总电容。

3.如权利要求1所述的阵列基板行驱动电路，其特征在于，

所述下拉驱动单元包括：

第五晶体管、第六晶体管、第八晶体管和第九晶体管，其中，第五晶体管的漏极、第九晶体管的漏极和栅极均连接至第二时钟信号，第六晶体管和第八 晶体管的源极均连接至第一低电平；第九晶体管的源极分别连接至第八晶体管的漏极和第五晶体管的栅极，第五晶体管的源极连接至第六晶体管的漏极；第六晶体管和第八晶体管的栅极均连接至上拉节点；

所述第一下拉单元包括：

第十晶体管、第十一晶体管和第十二晶体管，其中，第十晶体管和第十一晶体管的栅极均连接至下拉节点，源极均连接至第一低电平，第十晶体管的漏极接上拉节点，第十一晶体管的漏极接本级GOA单元的输出端；所述第十二晶体管的栅极接第二时钟信号，漏极接本级GOA单元的输出端，源极接第一低电平；

所述第二下拉单元包括：

第七晶体管，其漏极接本级GOA单元的输出端，源极接第二低电平，栅极接第n+1级GOA单元的输出端。

4.如权利要求3所述的阵列基板行驱动电路，其特征在于，

所述复位单元包括：

第二晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至上拉节点。

5.如权利要求4所述的阵列基板行驱动电路，其特征在于，

所述复位单元还包括：

第四晶体管，其栅极连接至复位信号，源极连接至第一低电平，漏极连接至本级GOA单元的输出端。

6.如权利要求1至5任一项所述的阵列基板行驱动电路，其特征在于，

所述上拉驱动单元包括：

第一晶体管、第十三晶体管和一电容，所述第一晶体管的漏极和栅极均接至第n-1级GOA单元的输出端，源极接上拉节点；所述电容的一端接上拉节点，另一端接本级GOA单元的输出端；所述第十三晶体管的漏极接第n-1级GOA单元的输出端，栅极接第二时钟信号、源极接上拉节点；

所述上拉单元包括：

第三晶体管，其漏极接第一时钟信号，栅极接上拉节点，源极接本级GOA单元的输出端。 

7.如权利要求1所述的阵列基板行驱动电路，其特征在于，还包括：

电阻分压单元，所述电阻分压单元包括多个电阻，还包括：

一输入端口，接至一预定电压；

多个输出端口，分别接至对应GOA单元，以向各级GOA单元输出第二低电平。

8.一种薄膜晶体管阵列基板，所述薄膜晶体管阵列基板采用栅极线型存储电容的像素结构，其特征在于，所述薄膜晶体管阵列基板包括如权利要求1至7中任一项所述的阵列基板行驱动电路。

9.一种显示装置，其特征在于，包括如权利要求8所述的薄膜晶体管阵列基板。 

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