CN202695424U - 具中介层的封装基板 - Google Patents
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Abstract
本实用新型公开一种具中介层的封装基板,其包括一多层内连线板、一绝缘支撑层、一中介层、一相容层以及一线路重布层。绝缘支撑层设于多层内连线板的一第一表面且具有一开口区。第一表面的一部分暴露于开口区。中介层设于开口区中的第一表面上。中介层的一第三表面面对多层内连线板的第一表面。中介层的外缘侧壁与开口区的内缘侧壁之间具有一应力释放间隙。相容层设于第三表面与第一表面之间。中介层具有多个穿孔与对应设在穿孔内的多个导电柱,且导电柱穿过相容层并电连接至多层内连线板。线路重布层设于中介层的一第四表面上,并电连接至导电柱。
Description
技术领域
本实用新型涉及一种封装基板,且特别是涉及一种具有中介层(interposer)的封装基板。
背景技术
如图1所示,其为现有倒装式封装结构的剖视示意图,该封装结构的制作工艺是先提供一具有核心板56、第一表面10a及第二表面10b的双马来酰亚胺-三氮杂苯(Bismaleimide-Triazine,BT)封装基板10,且于该封装基板10的第一表面10a形成有倒装焊垫50;再通过焊锡凸块11电连接半导体芯片12的电连接垫52;接着,于该封装基板10的第一表面10a与该半导体芯片12之间形成底胶17,以包覆该焊锡凸块11;又于该封装基板10的第二表面10b具有植球垫54,以通过焊球13电连接例如为印刷电路板的另一电子装置(未表示于图中)。
然,为了增进该半导体芯片12的电性效能,故于该半导体芯片12的后端制作工艺(Back-End Of Line,BEOL)中通常将采用超低介电系数(Extremelow-k dielectric,ELK)或超低介电常数(Ultra low-k,ULK)的介电材料,但该low-k的介电材料为多孔且易脆的特性,以致于当进行倒装封装后,在信赖度热循环测试时,将因该封装基板10与该半导体芯片12之间的热膨胀系数(thermal expansion coefficient,CTE)差异过大,导致该焊锡凸块11所形成的接点易因承受不住热应力而产生断裂,甚至造成该半导体芯片12发生破坏,而降低产品可靠度。
再者,随着电子产品更趋于轻薄短小及功能不断提升的需求,该半导体芯片12的布线密度愈来愈高,以纳米尺寸作单位,因而各该电连接垫52之间的间距更小;然,现有封装基板10的倒装焊垫50的间距是以微米尺寸作单位,而无法有效缩小至对应该电连接垫52的间距的大小,导致虽有高线路密度的半导体芯片12,却未有可配合的封装基板,以致于无法有效生产电子产品。
因此,如何克服现有技术中的种种问题,实已成目前亟欲解决的课题。
实用新型内容
本实用新型的目的在于提供一种具中介层的封装基板,可改善热膨胀系数差异带来的问题。
为解决上述问题,本实用新型提出一种具中介层的封装基板,其包括一多层内连线板、一绝缘支撑层、一中介层、一相容层以及一线路重布层。多层内连线板具有相对的一第一表面与一第二表面。绝缘支撑层设于多层内连线板的一第一表面且具有一开口区。第一表面的一部分暴露于开口区。中介层设于开口区中的第一表面上,具有相对的一第三表面与一第四表面。中介层的第三表面面对多层内连线板的第一表面。中介层的外缘侧壁与开口区的内缘侧壁之间具有一应力释放间隙。相容层设于中介层的第三表面与多层内连线板的第一表面之间。中介层具有多个穿孔与对应设在穿孔内的多个导电柱,且导电柱穿过相容层并电连接至多层内连线板。线路重布层设于中介层的第四表面上,并电连接至导电柱。
在本实用新型的一实施例中,封装基板还包括一加工终止件,设于暴露于应力释放间隙的部分第一表面。此外,加工终止件例如为一金属环片。
在本实用新型的一实施例中,相容层的材质为聚酰亚胺(polyimide)、聚苯并恶唑(polybenzoxazole)或硅胶。
在本实用新型的一实施例中,封装基板还包括一缓冲材料,填充于应力释放间隙。
在本实用新型的一实施例中,中介层的材质包括硅、玻璃或陶瓷。
在本实用新型的一实施例中,绝缘支撑层的材质包括环氧树脂。
在本实用新型的一实施例中,多层内连线板的第一表面为一绝缘层。绝缘支撑层接触绝缘层。导电柱穿过绝缘层而电连接至多层内连线板的一线路层。此外,导电柱端部例如嵌入线路层中。
本实用新型的优点在于,本实用新型的应力释放间隙与相容层都可以缓冲中介层与周围元件的热膨胀系数差异,进而提升产品的可靠度。
为让本实用新型的上述特征和优点能更明显易懂,下文特举实施例,并配合所附附图作详细说明如下。
附图说明
图1为现有倒装式封装结构的剖视示意图;
图2是本实用新型一实施例的具中介层的封装基板的剖面示意图;
图3A至图3C是图2的具中介层的封装基板的部分制作工艺步骤的示意图。
主要元件符号说明
10:封装基板
10a:第一表面
10b:第二表面
11:焊锡凸块
12:半导体芯片
13:焊球
17:底胶
50:倒装焊垫
52:电连接垫
54:植球垫
56:核心板
100:封装基板
110:多层内连线板
112:第一表面
114:第二表面
116:绝缘层
118:线路层
118A:导电孔
118B:电性接触垫
120:绝缘支撑层
130:中介层
130A:第三表面
130B:第四表面
132:穿孔
134:导电柱
136:应力释放间隙
140:线路重布层
150:加工终止件
160:缓冲材料
170:相容层
180:焊球
R10:开口区
具体实施方式
图2是本实用新型一实施例的具中介层的封装基板的剖面示意图。请参照图2,本实施例的具中介层的封装基板100包括一多层内连线板110、一绝缘支撑层120、一中介层130、一相容层170以及一线路重布层140。多层内连线板110具有相对的一第一表面112与一第二表面114。第一表面112与第二表面114大致互相平行而位于多层内连线板110的相对两侧。绝缘支撑层120设于第一表面112且具有一开口区R10。第一表面112的一部分暴露于开口区R10。中介层130设于开口区R10中的第一表面112上。中介层130具有相对的一第三表面130A与一第四表面130B。第三表面130A与第四表面130B大致互相平行而位于中介层130的相对两侧。中介层130的第三表面130A面对多层内连线板110的第一表面112。
中介层130的外缘侧壁与开口区R10的内缘侧壁之间具有一应力释放间隙136。换言之,中介层130与绝缘支撑层120虽然都设在多层内连线板110的第一表面112,但两者之间存在应力释放间隙136而未互相接触。所以,即使在受热时中介层130与绝缘支撑层120的尺寸因为热膨胀系数的差异而产生不同的膨胀量,也可以由应力释放间隙136做为缓冲而避免相互接触,进而防止接触时的应力造成破坏。
相容层170设于中介层130的第三表面130A与多层内连线板110的第一表面112之间。中介层130具有多个穿孔132与对应设在穿孔132内的多个导电柱134。导电柱134穿过相容层170并电连接至多层内连线板110。具体而言,多层内连线板110具有许多内连线(未标示),而导电柱134是电连接至这些内连线。线路重布层140设于中介层130的第四表面130B上,并电连接至导电柱134。由于相容层170的存在,即使在受热时中介层130与多层内连线板110的尺寸因为热膨胀系数的差异而产生不同的膨胀量,也可以由相容层170做为缓冲而避免导电柱134与多层内连线板110的连接受到剪力的破坏。
由上述可知,本实施例的封装基板100可有效减缓热膨胀系数差异所可能造成的破坏,以确保内部线路的良好,进而提升产品的可靠度。
本实施例的相容层170的材质为聚酰亚胺、聚苯并恶唑、硅胶或其他材质。相容层170的热膨胀系数例如是介于中介层130的热膨胀系数与多层内连线板110的热膨胀系数之间。应力释放间隙136内还可填充一缓冲材料160,同样有助于避免中介层130与绝缘支撑层120相互接触,进而防止接触时的应力造成破坏。中介层130的材质例如是硅、玻璃、陶瓷或其他材质。绝缘支撑层120的材质例如是环氧树脂或其他材质。
本实施例中,多层内连线板的第一表面112为一绝缘层116。绝缘支撑层120接触绝缘层116。导电柱134穿过绝缘层116而电连接至多层内连线板110的一线路层118。举例而言,导电柱134端部是嵌入于线路层118中。具体而言,多层内连线板的第一表面112实质上整个被绝缘层116覆盖,仅在部分区域暴露出绝缘层116下方的线路层118。因此,相容层170与绝缘支撑层120都是接触绝缘层116。本实施例的多层内连线板大致是由多层线路层118以及线路层118之间的绝缘层叠加而成,而线路层118之间利用导电孔(conductive via)118A连接。另外,多层内连线板110的第二表面114上还可设置多个焊球(solder ball)180。第二表面114上的线路层118具有多个电性接触垫118B,焊球180设置在第二表面114上的电性接触垫118B,用以与例如印刷电路板等外部装置连接。
图3A至图3C是图2的具中介层的封装基板的部分制作工艺步骤的示意图。请先参照图3A,首先提供中介层130。中介层130的第四表面130B上已经形成有线路重布层140,且中介层130的穿孔132与设在穿孔132内的导电柱134也都已经形成。此时,导电柱134是突出于中介层130的第三表面130A。
接着请参照图3B,将干膜式的相容层170压合至中介层130的第三表面130A,并使导电柱134刺穿相容层170。或者,相容层170也可以是液态的而以涂布的方式配置在第三表面130A,再以加热或其他方式固化液态的相容层170,最终同样让导电柱134穿过相容层170。
之后请参照图3C,将以上的半成品依照所需的尺寸切割成多块。
然后请参照图2,例如以常见的封装材料将图3C的半成品包在中间而形成一块平板。接着,依照一般的增层(build-up)法形成绝缘层116、线路层118与导电孔118A等,以完成多层内连线板110。然后,例如是利用激光或其他加工方式将中介层130周围的封装材料去除,以形成应力释放间隙136,而剩下的封装材料就构成前述的绝缘支撑层120。最后,再形成焊球180。
在前面所述形成应力释放间隙136的步骤中,为了避免破坏到多层内连线板110,多层内连线板110上对应于应力释放间隙136的部分可设置一加工终止件150。如此,可在采用激光或其他加工方式将中介层130周围的封装材料去除的过程中,让加工步骤停止在加工终止件150。以最终的封装基板100来看,加工终止件150是设置在暴露于应力释放间隙136的部分第一表面112上。加工终止件150可以是一金属环片或采用其他适当的设计。加工终止件150可以是在形成靠近多层内连线板的第一表面112的线路层118时同步形成。
综上所述,本实用新型在中介层的周围设计应力释放间隙与相容层,因此可以作为中介层与多层内连线板以及绝缘支撑层之间的应力缓冲区。如此,可降低中介层、多层内连线板以及绝缘支撑层的热膨胀系数差异所产生的热应力,进而确保所有电连接的完整性,以提升产品的可靠度。
Claims (6)
1.一种具中介层的封装基板,其特征在于,该封装基板包括:
多层内连线板,具有相对的第一表面与第二表面;
绝缘支撑层,设于该第一表面且具有开口区,其中该第一表面的一部分暴露于该开口区;
中介层,设于该开口区中的该第一表面上,具有相对的第三表面与第四表面,该中介层的该第三表面面对该多层内连线板的该第一表面,其中该中介层的外缘侧壁与该开口区的内缘侧壁之间具有一应力释放间隙;
相容层,设于该中介层的该第三表面与该多层内连线板的该第一表面之间,其中该中介层具有多个穿孔与对应设在该些穿孔内的多个导电柱,且该些导电柱穿过该相容层并电连接至该多层内连线板;以及
线路重布层,设于该中介层的该第四表面上,并电连接至该些导电柱。
2.如权利要求1所述的具中介层的封装基板,其特征在于,该封装基板还包括一加工终止件,设于暴露于该应力释放间隙的部分该第一表面。
3.如权利要求2所述的具中介层的封装基板,其特征在于,该加工终止件为一金属环片。
4.如权利要求1所述的具中介层的封装基板,其特征在于,该封装基板还包括一缓冲材料,填充于该应力释放间隙。
5.如权利要求1所述的具中介层的封装基板,其特征在于,该多层内连线板的该第一表面为一绝缘层,该绝缘支撑层接触该绝缘层,该些导电柱穿过该绝缘层而电连接至该多层内连线板的一线路层。
6.如权利要求5所述的具中介层的封装基板,其特征在于,该些导电柱端部嵌入该线路层中。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104425447A (zh) * | 2013-09-04 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件 |
CN105789173A (zh) * | 2015-01-14 | 2016-07-20 | 钰桥半导体股份有限公司 | 整合中介层及双布线结构的线路板及其制作方法 |
CN106057745A (zh) * | 2015-04-01 | 2016-10-26 | 钰桥半导体股份有限公司 | 设有加强层及整合双路由电路的半导体组件及制作方法 |
CN112331621A (zh) * | 2020-11-04 | 2021-02-05 | 日月光半导体制造股份有限公司 | 天线半导体封装装置及其制造方法 |
CN115332215A (zh) * | 2022-10-14 | 2022-11-11 | 北京华封集芯电子有限公司 | 一种用于芯片封装的中介层及制作方法 |
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104425447A (zh) * | 2013-09-04 | 2015-03-18 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件 |
CN105789173A (zh) * | 2015-01-14 | 2016-07-20 | 钰桥半导体股份有限公司 | 整合中介层及双布线结构的线路板及其制作方法 |
CN105789173B (zh) * | 2015-01-14 | 2018-05-01 | 钰桥半导体股份有限公司 | 整合中介层及双布线结构的线路板及其制作方法 |
CN106057745A (zh) * | 2015-04-01 | 2016-10-26 | 钰桥半导体股份有限公司 | 设有加强层及整合双路由电路的半导体组件及制作方法 |
CN106057745B (zh) * | 2015-04-01 | 2018-12-28 | 钰桥半导体股份有限公司 | 设有加强层及整合双路由电路的半导体组件及制作方法 |
CN112331621A (zh) * | 2020-11-04 | 2021-02-05 | 日月光半导体制造股份有限公司 | 天线半导体封装装置及其制造方法 |
CN115332215A (zh) * | 2022-10-14 | 2022-11-11 | 北京华封集芯电子有限公司 | 一种用于芯片封装的中介层及制作方法 |
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