CN202261287U - 一种多输入多输出点对多点调制解调器装置 - Google Patents
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Abstract
本实用新型公开了一种多输入多输出点对多点调制解调器装置，它涉及高空高速移动通信领域中突发通信系统，具备多通道的合并技术，并可以在短时间内完成接收信号的定时同步。它由调制器、解调器、电源组成；本实用新型主要完成传输信息的编译码、调制及解调。本实用新型通提出了2个创新：多输入多输出间的合并技术、快速定时同步技术。通过对上述创新的分析，证明了该装置在点对多点的突发通信系统中可以可靠的工作。通过实际应用，证明了这种装置有较好的实用效果。
Description
技术领域
本实用新型涉及通信领域中一种多输入多输出点对多点调制解调器装置，特别适用于高空高速移动通信领域中突发通信系统。
背景技术
本课题目标是实现高空环境下的高速移动目标间的一点对多点间的可靠信息传输。该调制解调器是本系统的重要组成部分，主要完成传输信息的编译码、调制及解调。
实用新型内容
为适应系统需要该调制解调器主要具有以下创新点：多输入输出间的合并技术、快速高效的载波恢复技术。使得移动台相对基站进行高速移动的条件下两者之间能够迅速的建立起通信链路进行数据交互，并保证信息传输的高可靠性。
本实用新型的目的是这样实现的：
一种多输入多输出点对多点调制解调器装置，发端包括调制器1，收端包括解调器2，其特征在于：其中发端调制器1的输入端口1连接外部的数据发送端口A，调制器1的N个输出端口2-1至2-N分别一一对应连接外部的N个输出端口B1至BN；解调器2的N个输入端口1-1至1-N分别一一对应连接外部的N个输入端口C1至CN，解调器2的N个输出端口2-1至2-N分别一一对应连接N个数据输出端口D1至DN；其中，N为小于等于8的自然数。
其中，调制器1包括扩频模块4、基带成形模块5、第一至第N延时模块6-1至6-N；其中扩频模块4的输入端口1连接外部的数据发送端口A，其输出端口2连接基带成形模块5的输入端口1；基带成形模块5的输出端口2脚分别连接第一至第N延时模块6-1至6-N的输入端口1；第一至第N延时模块6-1至6-N的输出端口2脚分别与N个设备输出端口B1至BN一一对应连接。
其中，解调器2包括N个解调信道，每个解调信道由第一至第N解扩模块7-1至7-N、第一至第N解调模块8-1至8-N、合并模块9和判决模块10组成；外部的N个输入端口C1至CN分别一一对应连接N个解调信道的第一至第N解扩模块7-1至7-N的输入端1脚；第一至第N解扩模块7-1至7-N的输出端2脚分别连接第一至第N解调模块8-1至8-N的输入端1脚，第一至第N解调模块8-1至8-N的输出端2脚分别连接合并模块9的输入端1-1至1-N，合并模块9的输出端连接判决模块10输入端1脚，N个判决模块10输出端2脚分别一一对应连接N个设备输出端D1至DN。
本实用新型相比背景技术有如下优点：
1.本实用新型极大的减小了传统调制解调器的体积与重量，推动了微波通信设备朝轻便型和小型化方向发展。
2.本实用新型的多输入输出间的合并技术、快速高效的载波恢复技术使得移动台相对基站进行高速移动的条件下两者之间能够迅速的建立起通信链路进行数据交互，并保证信息传输的高可靠性。
3、本实用新型实现了一种简单易行、FPGA资源开销小、调制解调共用一块FPGA，设计灵活，便于移植和修改。
附图说明
图1是本实用新型实施例的电原理分框图。
图2是本实用新型发端调制器1实施例的电原理图。
图3是本实用新型收端解调器2实施例的电原理图。
具体实施方式
参照图1，本实用新型发端包括调制器1，收端包括解调器2，其中发端调制器1的输入端口1连接外部的数据发送端口A，调制器1的N个输出端口2-1至2-N分别一一对应连接N个外部的输出端口B1至BN；解调器2的N个输入端口1-1至1-N分别连接外部的N个输入端口C1至CN，解调器2的N个输出端口2-1至2-N分别连接N个数据输出端口D1至DN；电源3出端+V、+V2电压端分别与各模块电路相应电源端口连接。
参照图2，本实用新型发端调制器1的作用是将送来的数据进行扩频模块4、基带成形模块5，经过N个不同延时模块6-1至6-N，形成N路信号输出至A/D、I/Q调制器、上变频及功放进行射频发射；扩频模块4、基带成形模块5、延时模块6-1至6-N的各输入端口20脚与地端并接，各输入端口21脚与电源3出端+V2电压端并接。实施例扩频模块4、基带成形模块5、延时模块6-1至6-N采用一块现场可编程门阵列FPGA集成电路制作。
参照图3，本实用新型解调器2作用是对接收的N路中频调制信号分别解调成数据的数字信号后由其出端口2-1至2-N脚输出，包括N个解调信道，每个解调信道由第一至第N解扩模块7-1至7-N、第一至第N解调模块8-1至8-N、合并模块9、判决模块10组成，图3是本实用新型收端解调器2的电原理图，实施例按图3连接线路。图3中输入的N路中频调制信号分别都经不同的PN码第一至第N解扩模块7-1至7-N，第一至第N解调模块8-1至8-N后，相同PN码解扩的N路合并模块9后进入判决模块10完成信息的判决。将解调出的钟码分别通过N个判决模块10输出端2-1至2-N脚输出。第一至第N解扩模块7-1至7-N、第一至第N解调模块8-1至8-N、合并模块9、判决模块10的各输入端口20脚与地端并接，各输入端口21脚与电源7出端+V2电压端并接。实施例第一至第N解扩模块7-1至7-N、第一至第N解调模块8-1至8-N、合并模块9、判决模块10采用一块现场可编程门阵列FPGA集成电路制作，与调制器1共用一块现场可编程门阵列FPGA集成电路。
本实用新型电源7提供各级部件工作电压，实施例采用通用的集成稳压电源制作，输出+V电压为+1.2V电压，输出+V2电压为+3.3V电压。
本实用新型简要工作原理如下：发送端在调制器1中完成信号的扩频、基带成形和N路不同延时。接收端将接收的N路中频信号分别都经不同的PN码第一至第N解扩模块7-1至7-N，第一至第N解调模块8-1至8-N后，相同PN码解扩的N路进入合并模块9后进入判决模块10完成信息的判决。将恢复出最终的N路码流信息和同步时钟信息分别通过解调器2的N个输出端口2-1至2-N输出。
本实用新型集成在一块长度为65毫米、宽度尺寸为45毫米、高度为10毫米的印制板上。
Claims (3)
1.一种多输入多输出点对多点调制解调器装置，发端包括调制器(1)，收端包括解调器(2)，其特征在于：其中发端调制器(1)的输入端口1连接外部的数据发送端口(A)，调制器(1)的N个输出端口2-1至2-N分别一一对应连接外部的N个输出端口(B1至BN)；解调器(2)的N个输入端口1-1至1-N分别一一对应连接外部的N个输入端口(C1至CN)，解调器(2)的N个输出端口2-1至2-N分别一一对应连接N个数据输出端口(D1至DN)；其中，N为小于等于8的自然数。
2.根据权利要求1所述的一种多输入多输出点对多点调制解调器装置，其特征在于：调制器(1)包括扩频模块(4)、基带成形模块(5)、第一至第N延时模块(6-1至6-N)；其中扩频模块(4)的输入端口1连接外部的数据发送端口A，其输出端口2连接基带成形模块(5)的输入端口1；基带成形模块(5)的输出端口2脚分别连接第一至第N延时模块(6-1至6-N)的输入端口1；第一至第N延时模块(6-1至6-N)的输出端口2脚分别与N个设备输出端口(B1至BN)一一对应连接。
3.根据权利要求1或2所述的一种多输入多输出点对多点调制解调器装置，其特征在于：解调器(2)包括N个解调信道，每个解调信道由第一至第N解扩模块(7-1至7-N)、第一至第N解调模块(8-1至8-N)、合并模块(9)和判决模块(10)组成；外部的N个输入端口(C1至CN)分别一一对应连接N个解调信道的第一至第N解扩模块(7-1至7-N)的输入端1脚；第一至第N解扩模块(7-1至7-N)的输出端2脚分别连接第一至第N解调模块(8-1至8-N)的输入端1脚，第一至第N解调模块(8-1至8-N)的输出端2脚分别连接合并模块(9)的输入端1-1至1-N，合并模块(9)的输出端连接判决模块(10)输入端1脚，N个判决模块(10)输出端2脚分别一一对应连接N个设备输出端(D1至DN)。
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|---|---|---|---|---|
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| CN110048759A (zh) * | 2019-02-28 | 2019-07-23 | 西南电子技术研究所（中国电子科技集团公司第十研究所） | 自适应跟踪宽带接收信号环路参数的方法 |
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