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CN202120897U - 高功率芯片封装构造及其导线架 - Google Patents

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CN202120897U
CN202120897U CN2011200595095U CN201120059509U CN202120897U CN 202120897 U CN202120897 U CN 202120897U CN 2011200595095 U CN2011200595095 U CN 2011200595095U CN 201120059509 U CN201120059509 U CN 201120059509U CN 202120897 U CN202120897 U CN 202120897U
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China
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lead frame
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chip bearing
power die
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张敬模
韩永一
金仁浩
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Riyueguang Semiconductor (weihai) Co Ltd
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Abstract

本实用新型公开高功率芯片封装构造及其导线架，其中一种高功率芯片封装构造的导线架，所述导线架包含：一芯片承座，具有一上表面及一下表面，所述上表面到下表面之间的厚度至少为0.5毫米，所述上表面形成一容置空间，用以容置一粘着层，其中所述容置空间的一内底面另设有数个凸块；以及数个接点，环绕排列于所述芯片承座的周围。本实用新型另公开一种高功率芯片封装构造。

Description

高功率芯片封装构造及其导线架
技术领域
本实用新型是有关于一种高功率芯片封装构造及其导线架，特别是有关于一种可均匀控制黏着厚度的高功率芯片封装构造及其导线架。
背景技术
现今，半导体封装产业为了满足各种高密度封装的需求，逐渐发展出各种不同型式的封装构造，而这些封装构造通常是选用导线架(leadframe)或封装基板(substrate)来做为承载芯片的载板(carrier)，其中常见使用导线架的封装构造例如为小外型封装构造(small outline package，SOP)、四方扁平封装构造(quadflat package，QFP)或四方扁平无外引脚封装构造(quad flat no-lead package，QFN)等。再者，当欲封装的半导体芯片是一种高功率芯片(high power chip)时，例如为功率放大器芯片，则更需进一步在封装构造中额外设计芯片散热构造，以提供良好的散热功能来防止高功率芯片因过热而烧毁。
举例来说，请参照图1所示，美国专利公告第7,145,222号提出一种无外引脚半导体封装构造(Leadless Semiconductor Package)，其中一四方扁平无外引脚(QFN)型的封装构造10包含一芯片承座(die pad)11、数个接点(land)12、一芯片(chip)13、一粘着层(adhesive layer)14、数条导线(wires)15及一封装胶材(molding compound)16，其中所述芯片承座11及数个接点12是由同一导线架的金属板通过二次半蚀刻分别加工而成；所述芯片承座11具有一凹槽111，所述凹槽111的内底面另具有数个凹穴112。所述芯片13通过所述粘着层14固定在所述芯片承座11的凹槽111内，其中所述粘着层14黏在所述凹槽111的内底面并填入所述凹穴112内，所述凹槽111防止所述粘着层14向外溢出。所述导线15电性连接在所述芯片13的有源表面的数个焊垫与所述接点12的上表面之间，其中一小部份的导线15电性连接在所述芯片13的接地用焊垫与芯片承座11表面的接地区(未标示)之间。所述封装胶材16包覆保护所述芯片13、粘着层14、导线15以及所述芯片承座11及接点12的上表面，所述封装胶材16的下表面仅裸露出所述芯片承座11及接点12的下表面，其中所述芯片承座11的下表面用以散热/接地，而所述接点12的下表面做为输入/输出的端子。
然而，上述封装构造10仍具有下述技术问题，例如：所述封装构造10的芯片承座11仅具一有限厚度，使得所述芯片承座11无法及时带走所述芯片13的热能，因此其导线架的厚度规格不适用于高功率芯片的封装。再者，在黏着期间，由于所述黏着层14尚未固化，因此实际上极易造成所述芯片13以非水平的倾斜状态与所述黏着层14进行结合。结果，受到所述芯片13的倾斜压迫，所述黏着层14在所述芯片13的下表面与所述芯片承座11的凹槽111的内底面之间的黏着厚度T1将会产生厚度分布不均匀的问题。当所述封装构造10通入高电流运作时，所述芯片13产生的高热在所述黏着厚度T1较厚及较薄的区域将产生热能向下传导效率不一致的情形。如此，所述黏着层14容易因受热不均而产生局部劣化速度较快，并可能在局部产生剥离(delamination)现象。一旦产生剥离，所述芯片13产生的高热将无法及时向下散热，并具有极高的烧毁风险，因而相对降低了所述封装构造10的可靠度及使用寿命。另外，如果所述凹槽111内没有防止倾斜的结构，则所述黏着层14的黏着材料设计达到一定厚度时，不但材料用量比较大，而且也将会比较软，非常容易被挤出，而产生溢胶，进而污染所述芯片承座11上表面的接地区的打线品质。
故，有必要提供一种高功率芯片封装构造及其导线架，以解决现有技术所存在的问题。
实用新型内容
本实用新型的主要目的在于提供一种高功率芯片封装构造及其导线架，其中导线架的芯片承座上设有容置空间以容置黏着层，且容置空间的内底部具有数个凸块，用以防止高功率芯片的下表面过度倾斜，以维持高功率芯片的水平度，并同时有效的均匀控制黏着层的黏着厚度及减少黏着材料的使用量及溢胶问题，因而有利于保持黏着层的热能传导均一性，进而相对提高封装构造的可靠度及使用寿命。
本实用新型的次要目的在于提供一种高功率芯片封装构造及其导线架，其中导线架的芯片承座具有至少为0.5毫米(mm)的厚度，以提供足够的吸热效能及散热效率，因而有利于应用在高功率芯片的散热型封装领域。
本实用新型的另一目的在于提供一种高功率芯片封装构造及其导线架，其中利用切割刀具切入芯片承座的上表面形成切片并弯折此切片，以产生突起的侧壁部(dam)来定义容置空间；同时，利用压印模具压印芯片承座31的上表面，以形成数个凸块(及容置空间)，因而有利于增加导线架的加工选择性。
本实用新型的再一目的在于提供一种高功率芯片封装构造及其导线架，其中由切片产生的侧壁部在其外侧同时产生一道沟槽，此沟槽可用以收集意外越过侧壁部向外溢出的黏着材料，以避免影响接地打线作业，因而有利于相对提高封装良品率(yield)。
为达成本实用新型的前述目的，本实用新型提供一种高功率芯片封装构造的导线架，其中所述导线架包含：一芯片承座，具有一上表面及一下表面，所述上表面到下表面之间的厚度至少为0.5毫米，所述上表面形成一容置空间，用以容置一粘着层，其中所述容置空间的一内底面另设有数个凸块；以及，数个接点，环绕排列于所述芯片承座的周围。
在本实用新型的一实施例中，所述芯片承座的上表面到下表面之间的厚度介于0.5至2.8毫米之间。
在本实用新型的一实施例中，所述容置空间是由所述芯片承座的上表面的数个侧壁部定义而成，所述侧壁部相对于所述容置空间的内底面的高度介于50至60微米(μm)之间。
在本实用新型的一实施例中，在所述侧壁部的外侧具有一道沟槽，所述沟槽相对于所述芯片承座的上表面的深度介于50至60微米之间。
在本实用新型的一实施例中，所述凸块的表面为一弧形曲面或一锥形表面。
在本实用新型的一实施例中，所述凸块相对于所述容置空间的内底面的高度至少为15微米。
在本实用新型的一实施例中，所述凸块相对于所述容置空间的内底面的高度介于15至45微米之间。
在本实用新型的一实施例中，所述粘着层相对于所述容置空间的内底面的厚度大于所述凸块的高度。
在本实用新型的一实施例中，所述凸块的数量最少为4个，且所述凸块的一直径(尺寸)介于0.1至1.0毫米之间，例如为0.5毫米。
在本实用新型的一实施例中，所述凸块是对称的排列于所述容置空间的内底面，且各二相邻所述凸块的一最小间距优选介于0.4至1.2毫米之间，例如0.8毫米。
在本实用新型的一实施例中，所述容置空间是由所述芯片承座的上表面形成的一凹陷状的容置空间，所述容置空间的内底面相对于所述芯片承座的上表面的一凹陷深度介于50至60微米之间。
再者，本实用新型提供另一种高功率芯片封装构造，其中所述高功率芯片封装构造包含：一导线架，包含一芯片承座以及数个接点，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之间的厚度介于0.5至2.8毫米之间，所述上表面形成一容置空间，所述容置空间的一内底面设有数个凸块；所述数个接点环绕排列于所述芯片承座的周围；一黏着层，容置于所述容置空间内；以及一高功率芯片，具有一有源表面及一背面，所述背面贴接于所述黏着层上。
在本实用新型的一实施例中，另包含数条导线电性连接在所述芯片的有源表面的数个焊垫与所述接点的上表面之间，以及电性连接在所述芯片的至少一接地用焊垫与所述芯片承座的上表面的至少一接地区之间。
在本实用新型的一实施例中，另包含一封装胶材，其包覆保护所述高功率芯片、粘着层、导线以及所述芯片承座及接点的上表面，所述封装胶材的下表面仅裸露出所述芯片承座及接点的下表面。
在本实用新型的一实施例中，所述黏着层为锡膏或环氧树脂胶。
在本实用新型的一实施例中，所述容置空间是由所述芯片承座的上表面的数个侧壁部定义而成，所述侧壁部相对于所述容置空间的内底面的高度介于50至60微米之间。
在本实用新型的一实施例中，所述芯片承座具有一沟槽环绕排列于所述所述侧壁部的周围。
另外，本实用新型提供一种高功率芯片封装构造的导线架的制造方法，其中所述制造方法包含下列步骤：提供一导线架条，其具有数个导线架单元，所述导线架单元各包含一芯片承座以及数个接点，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之间的厚度介于0.5至2.8毫米之间，所述数个接点环绕排列于所述芯片承座的周围；利用一切割刀具切入所述芯片承座的上表面形成数个切片并弯折所述切片，以产生数个突起的侧壁部来定义一容置空间；以及，利用一压印模具压印所述容置空间的内底面，以形成数个凸块。
在本实用新型的一实施例中，在利用一切割刀具切入所述芯片承座的上表面形成数个切片的步骤中，在所述切片的外侧同时产生一道沟槽，所述沟槽用以收集意外越过侧壁部向外溢出的黏着材料，其中所述沟槽相对于所述芯片承座的上表面的深度介于50至60微米(μm)之间。
在本实用新型的一实施例中，在形成所述凸块后，另包含步骤：在所述容置空间中填入一粘着层；在所述粘着层上粘固一高功率芯片，其中所述高功率芯片的一背面贴接于所述黏着层；以及，利用数条导线电性连接在所述高功率芯片的有源表面的数个焊垫与所述接点的上表面之间，以及电性连接在所述高功率芯片的至少一接地用焊垫与所述芯片承座的上表面的至少一接地区之间。
在本实用新型的一实施例中，在利用所述导线进行电性连接后，另包含步骤：形成一封装胶材，以包覆保护所述高功率芯片、粘着层、导线以及所述芯片承座及接点的上表面，所述封装胶材的下表面仅裸露出所述芯片承座及接点的下表面。
或者，本实用新型提供另一种高功率芯片封装构造的导线架的制造方法，其中所述制造方法包含下列步骤：提供一导线架条，其具有数个导线架单元，所述导线架单元各包含一芯片承座以及数个接点，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之间的厚度介于0.5至2.8毫米之间，所述数个接点环绕排列于所述芯片承座的周围；以及，利用一压印模具压印所述芯片承座的上表面，以定义形成一凹陷状的容置空间及同时在所述容置空间的一内底面形成数个凸块。
在本实用新型的一实施例中，所述容置空间的内底面相对于所述芯片承座的上表面的一凹陷深度介于50至60微米之间，例如为60微米。
在本实用新型的一实施例中，所述粘着层相对于所述容置空间的内底面的厚度大于所述凸块的高度，例如为50微米。
附图说明
图1是一种现有无外引脚半导体封装构造及其导线架的示意图。
图2是本实用新型第一实施例高功率芯片封装构造及其导线架的示意图。
图3A、3B、3C、3D及3E是本实用新型第一实施例高功率芯片封装构造的导线架的制造流程示意图。
图4A、4B、4C及4D是本实用新型第二实施例高功率芯片封装构造的导线架的制造流程示意图。
具体实施方式
为让本实用新型上述目的、特征及优点更明显易懂，下文特举本实用新型较佳实施例，并配合附图，作详细说明如下。再者，本实用新型所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型，而非用以限制本实用新型。
请参照图2所示，其揭示本实用新型第一实施例的高功率芯片封装构造30，其主要包含一芯片承座31、数个接点32、一高功率芯片33、一黏着层34、数条导线35及一封装胶材36，其中所述芯片承座31及数个接点32统称为一导线架(单元)，本实用新型将于下文利用图3A至3E来详细说明图2的高功率芯片封装构造30的导线架的制造流程示意图。
请参照图3A所示，本实用新型第一实施例高功率芯片封装构造的导线架的制造方法首先：提供一导线架条300，其具有数个导线架单元，所述导线架单元各包含一芯片承座31以及数个接点32，所述芯片承座31的形状可为正方形、长方形或其他几何形状，所述数个接点32环绕排列于所述芯片承座31的周围，此处的周围可为一至四侧，或当所述芯片承座31为多边形时，也可选择排列在其一侧至全部侧。所述导线架条300的芯片承座31及接点32的形状是由一金属板通过蚀刻或者冲压分别加工而定义出形状的，所述金属板可选自各种具良好导电性的金属，例如铜、铁、铝、镍、锌或其合金等。对所述导线架条或导线架单元来说，其是设计成所述芯片承座31的厚度T(由其上表面到下表面之间)至少为0.5毫米，且优选介于0.5至2.8毫米(mm)之间，例如为0.5、1.0、1.5、2.0、2.5或2.8mm。在本实施例中，所述接点32的厚度也相同于所述芯片承座31的厚度T，但也可选择设计为小于或大于所述芯片承座31的厚度T。所述芯片承座31设计成具有至少为0.5毫米的厚度，其用意是当所述芯片承座31承载所述高功率芯片33时，为了对所述高功率芯片33提供足够的吸热效能及散热效率，因而此厚度设计有利于应用在进行所述高功率芯片33的散热型封装。
请参照图3A、3B及3C所示，本实用新型第一实施例高功率芯片封装构造的导线架的制造方法接着：利用一切割刀具40切入所述芯片承座31的上表面形成数个切片311’并弯折所述切片311’，以产生数个突起的侧壁部311来定义一容置空间310。在本步骤中，如图3A所示，在所述芯片承座31的上表面预设要形成所述侧壁部311的位置的外围先利用所述切割刀具40进行切割加工，所述切割刀具40是一平板状的凿刀，其首先以一预定倾斜角度来倾斜的凿入所述芯片承座31的上表面，以形成一道沟槽312，其中所述预定倾斜角度相对于所述芯片承座31的上表面优选介于30至60度，例如30、40、45、50、55或60角；以及，所述沟槽312相对于所述芯片承座31的上表面的深度介于50至60微米(μm)之间，例如为50、52.5、55、57.5或60μm。接着，如图3B所示，在所述切割刀具40尚停留在所述沟槽312内时，转动所述切割刀具40，以弯折所述切片311’，直到所述切片311’垂直于所述芯片承座31的上表面。此时，所述切片311’即可用以定义一个突起的侧壁部311，其中如图3C所示，所述侧壁部311相对于所述容置空间310的内底面的高度H介于50至60微米(μm)之间，例如为50、52.5、55、57.5或60μm。如图3C所示，接着利用相同方式，形成数个切片311’(例如4个)并弯折所述切片311’，即可以产生数个突起的侧壁部311，来共同定义一容置空间310。
请参照图3D及3E所示，本实用新型第一实施例高功率芯片封装构造的导线架的制造方法接着：利用一压印模具50压印所述容置空间310的内底面，以形成数个凸块313。在本步骤中，所述压印模具50是一金属压模，其下表面是一压印面，所述压印面上具有数个凹点51，所述凹点51的规格对应互补于所述凸块313的预定规格，其中如图2及3E所示，所述凸块313相对于所述容置空间310的内底面的预设高度h至少为15微米，且优选介于15至45微米之间，例如介于20至35微米之间，特别是介于20至30微米之间；所述凸块313的数量最少为2×2个，且所述凸块313的一预设直径(尺寸)D优选为介于0.1至1.0毫米之间，例如为0.1、0.25、0.5、0.75或1.0毫米；所述凸块313优选是对称的排列于所述容置空间310的内底面，例如为矩阵的阵列式排列，但并不限于此；所述凸块313的表面为一锥形表面(或一弧形曲面)，所述锥形表面(或弧形曲面)凸块形状的设计，与顶面具有水平表面的凸块设计相比，有助于增加粘着材料在凸块上方的流动性和分布的连续性，尤其是由于制造过程控制的原因，导致粘着材料用量不够时，粘着材料的高度与凸块的高度接近时，此种设计，可以避免芯片与具有水平表面的凸块表面之间形成直接接触而导致芯片粘着发生分层剥离(delimination)的缺陷；再者，各二相邻所述凸块313的一预定最小间距P优选介于0.4至1.2毫米之间，例如为0.4、0.6、0.8、1.0或1.2毫米。在本实施例中，所述压印模具50主要用以压制出所述凸块313的形状，实际上，也可能同时造成所述容置空间310的内底面形成轻微向下凹陷(未绘示)，但此凹陷并不影响所述容置空间310容置所述黏着剂34的作用。
请参照图2所示，在通过上述制造方法制造出所述导线架条300之后，本实用新型第一实施例接着可以进行后续封装步骤，其包含：在所述容置空间310中填入一粘着层34；在所述粘着层34上粘固一高功率芯片33，其中所述高功率芯片33的一背面贴接于所述黏着层34上；以及利用数条导线35电性连接在所述高功率芯片33的有源表面的数个焊垫与所述接点32的上表面之间，以及电性连接在所述高功率芯片33的至少一接地用焊垫与所述芯片承座31的上表面的至少一接地区(未标示)之间。在填入所述粘着层34的步骤中，所述粘着层34可为锡膏或环氧树脂胶，且上述的粘着层34相对于所述容置空间310的内底面的厚度(bond line thickness，BLT)大于所述凸块313的高度h。在粘固所述高功率芯片33时，由于有凸块的存在，就会改善由于黏着材料设计达到一定厚度时，黏着材料用量过多，而且较软而导致的被挤出现象，亦即可改善溢胶问题，同时也保证了黏着材料的厚度(即BLT控制)。
接着，在利用所述导线35进行电性连接后，另包含一封胶步骤：形成一封装胶材36，以包覆保护所述高功率芯片33、粘着层34、导线35以及所述芯片承座31及接点32的上表面，所述封装胶材36的下表面仅裸露出所述芯片承座31及接点32的下表面。惟，值得注意的是，虽本实用新型的高功率芯片封装构造30在此是以四方扁平无外引脚型(QFN)的封装构造为例，但并不限于此，本实用新型的特殊导线架设计可应用于任何具有芯片承座且用以封装所述高功率芯片33的散热型封装构造中，例如应用于具有散热功能的小外型封装构造(SOP)及/或四方扁平封装构造(QFP)中。
请参照图4A、4B、4C及4D所示，本实用新型第二实施例的高功率芯片封装构造的导线架及其制造方法相似于本实用新型第一实施例，并大致沿用相同元件名称及图号，但第二实施例的差异特征在于：所述第二实施例的高功率芯片封装构造的导线架制造方法包含下列步骤：提供一导线架条300，其具有数个导线架单元，所述导线架单元各包含一芯片承座31以及数个接点32，所述数个接点32环绕排列于所述芯片承座31的周围；以及，利用一压印模具50压印所述芯片承座31的上表面，以定义形成一凹陷状的容置空间310及同时在所述容置空间310的一内底面形成数个凸块313。所述凸块313的表面为一弧形表面(或一锥形曲面)。在压印期间，也可能造成所述容置空间310周围的所述芯片承座31的上表面相对应的抬升高度。在第二实施例中，所述凹点51的规格对应互补于所述凸块313的预定规格，并相同于第一实施例。所述容置空间310的内底面相对于所述芯片承座31的上表面的一凹陷深度介于50至60微米之间，例如为50、55或60微米。所述粘着层34相对于所述容置空间310的内底面的厚度(BLT)大于所述凸块313的高度h，优选为16-60微米，如20、30、50微米。
如上所述，相较于图1的现有导线架的芯片承座11、21厚度过薄而无法及时带走所述芯片13、23的热能且所述黏着层14、24的黏着厚度T1、T2不均匀也容易造成受热不均及局部剥离等缺陷，图2至4D的本实用新型高功率芯片封装构造30是在所述导线架的芯片承座31上设有所述容置空间310以容置所述黏着层34，所述容置空间310的内底部具有数个凸块313，用以防止所述高功率芯片33的下表面过度倾斜，以维持所述高功率芯片33的水平度，并同时有效的均匀控制所述黏着层34的黏着厚度及减少黏着材料的使用量与溢胶问题，以避免发生局部受热不均或剥离等缺陷，因而有利于保持所述黏着层34的热能传导均一性，进而相对提高所述封装构造的可靠度及使用寿命。
再者，本实用新型导线架的芯片承座31具有至少为0.5毫米(mm)的厚度，以提供足够的吸热效能及散热效率，因而有利于应用在高功率芯片33的散热型封装领域。本实用新型利用所述切割刀具40切入所述芯片承座31的上表面先形成所述切片311’再弯折此切片311’，以产生突起的所述侧壁部(dam)311来定义所述容置空间310；同时，利用所述压印模具50压印所述芯片承座31的上表面，以形成所述数个凸块313(及容置空间310)，因而有利于增加导线架的加工选择性。
另外，本实用新型由所述切片311’产生的所述侧壁部311在其外侧同时产生所述沟槽312，此沟槽312可用以收集意外越过所述侧壁部311向外溢出的黏着材料，以避免影响接地打线作业，因而有利于相对提高封装良品率(yield)。
本实用新型已由上述相关实施例加以描述，然而上述实施例仅为实施本实用新型的范例。必需指出的是，已公开的实施例并未限制本实用新型的范围。相反地，包含于权利要求书的精神及范围的修改及均等设置均包括于本实用新型的范围内。

Claims (10)

1.一种高功率芯片封装构造的导线架，其特征在于：所述导线架包含：
一芯片承座，具有一上表面及一下表面，所述上表面到下表面之间的厚度至少为0.5毫米，所述上表面形成一容置空间，用以容置一粘着层，其中所述容置空间的一内底面另设有数个凸块；以及
数个接点，环绕排列于所述芯片承座的周围。
2.如权利要求1所述的高功率芯片封装构造的导线架，其特征在于：所述芯片承座的上表面到下表面之间的厚度介于0.5至2.8毫米之间。
3.如权利要求2所述的高功率芯片封装构造的导线架，其特征在于：所述容置空间是由所述芯片承座的上表面的数个侧壁部定义而成，所述侧壁部相对于所述容置空间的内底面的高度介于50至60微米之间。
4.如权利要求1所述的高功率芯片封装构造的导线架，其特征在于：所述凸块的表面为一弧形曲面或一锥形表面。
5.如权利要求1所述的高功率芯片封装构造的导线架，其特征在于：所述凸块相对于所述容置空间的内底面的高度至少为15微米。
6.如权利要求5所述的高功率芯片封装构造的导线架，其特征在于：所述凸块相对于所述容置空间的内底面的高度介于15至45微米之间。
7.如权利要求1所述的高功率芯片封装构造的导线架，其特征在于：所述粘着层相对于所述容置空间的内底面的厚度大于所述凸块的高度。
8.如权利要求1或7所述的高功率芯片封装构造的导线架，其特征在于：所述凸块的数量最少为4个，且所述凸块的一直径介于0.1至1.0毫米之间。
9.如权利要求1所述的高功率芯片封装构造的导线架，其特征在于：所述凸块是对称的排列于所述容置空间的内底面，且各二相邻所述凸块的一最小间距介于0.4至1.2毫米之间。
10.一种高功率芯片封装构造，其特征在于：所述高功率芯片封装构造包含：
一导线架，包含一芯片承座以及数个接点，所述芯片承座具有一上表面及一下表面，所述上表面到下表面之间的厚度介于0.5至2.8毫米之间，所述上表面形成一容置空间，所述容置空间的一内底面设有数个凸块；
所述数个接点环绕排列于所述芯片承座的周围；
一黏着层，容置于所述容置空间内；以及
一高功率芯片，具有一有源表面及一背面，所述背面贴接于所述黏着层上。
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