CN201858990U - 对位置传感器的正余弦信号细分和数据编码的装置 - Google Patents
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Abstract
本实用新型提供一种位置传感器的正余弦信号进行细分和数据编码的装置，装置包括：编码器、第一信号调理模块、第二信号调理模块、第一模数转换器、第二模数转换器、第一比较器、第二比较器、第三比较器、FPGA模块、DSP模块以及输出模块。本实用新型将编码器输出的正余弦信号进行多倍插值细分，提高位置信号检测精度以实现高分辩率控制，降低高精度编码器的成本。
Description
技术领域
本实用新型涉及一种编码器输出信号的检测，处理及输出的装置，尤其涉及对位置传感器的正余弦信号进行细分和数据编码的装置。
背景技术
编码器是数控系统中测量系统的核心功能部件，其精度影响到数据装置的控制精度。编码器的发展是由原始的增量式方波输出到正余弦1Vpp信号/绝对值数据输出，同时也由增量式方式发展到了绝对值方式，分辨率越来越精细，精度越来越高。早期数控或测量系统中编码器采样方波式输出，不能满足高精度位置及绝对位置的要求。随着机床工业的发展，对工件和测绘精度的要求不断提高，对编码器提出了更高的要求。但是这种编码器包含如下局限：方波信号将正余弦信号大部分信息省略了，只取了正余弦信号的两种状态，其分辩率直接受制于编码器的线数；为了提高编码器的分辩率，必须提高编码器码盘的物理刻线的数量，这受限于码盘直径大小和制作工艺；当提高转速时，方波输出式编码器由于内部单色光的干涉现象会更加明显，同时输出的方波的频率增加，频谱丰富，对接收端的要求增高，因此方波输出的编码器能实现的最大转速较低，这种情况随着编码器的分辩率越高而越明显；方波输出传输距离输较近，最优大概30米，过长易由于方波在传输过程中高频部分的缺失造成误码计数或不计数。
近几年新兴的正余弦输出的编码器产品以其精度高，后续处理简单快捷被越来越广泛被使用。正余弦信号输出的编码器是高分辨率高精度的平衡产品，同方波式编码器相比，有很多优势：对于正余弦信号包含的相对信息，可以通过特定的插值和补偿方式，在不提高物理刻线的情况下可以获得比方波情况下高得多的位置信息；在相同的数学分辩率的情况下，物理刻线比方波式输出编码器少很多，因而编码器转速可以大大提高；正余弦信号输出的编码器输出的频谱比较单一，很少频谱特异成分，同方波输出的编码器相比，其信号在输出距离远时衰减较小，输出的距离更加远。因此正余弦信号输出的编码器为高精度检测提供了条件，成为高精控制领域内的必备设备。但其代价是技术难度大，现在仅为世界几家大公司所掌握，且其高精度编码器在国内的价格非常高。
国内同类产品现状：由大连光洋科技工程有限公司正研制类似功能的产品。其专利申请号为200910188342.x的《高速正余弦细分装置》为同样功能的产品。但是从方法上来讲，其算法比较简单，而且其算法模块只是简单地由FPGA完成。这一点显得方法单一，补偿方式困难，难于进行更复杂的计算，不便于快速适应多种编码器。该专利的实质是通过查表法进行误差校正。其专利申请号为200910188345.3的《正余弦输出型编码器本身精度补偿系统》和专利申请号为200910188341.5的《正余弦编码器在线实际误差补偿系统》的内容，就是与前者相配套的检测校正装置和方法。针对特定的编码器，进行一系列的测量，对误差进行补偿修正，保存在其细分装置中。但是其适应性和实用性不理想，难于快速广泛应用。
实用新型内容
本实用新型的目的在于克服现有技术的缺点与不足，提供一种对位置传感器的正余弦信号进行细分和数据编码的装置。该装置将编码器输出的正余弦信号进行多倍插值细分，通过高速运算提高位置信号检测精度以实现高分辩率控制，降低高精度编码器的成本。
为了达到上述目的，本实用新型采用以下技术方案：对位置传感器的正余弦信号进行细分和数据编码的装置，具体包括：
编码器，用于输出1Vpp的正弦差分信号、1Vpp的余弦差分信号以及一周信号；
第一信号调理模块，用于对从编码器输出的1Vpp正弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第二信号调理模块，用于对从编码器输出的1Vpp余弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第一模数转换器，用于对从第一信号调理模块出来的正弦差分信号进行高速采样；
第二模数转换器，用于对从第二信号调理模块出来的余弦差分信号进行高速采样；
第一比较器，用于将编码器的余弦差分信号整形，变成过零脉冲信号；
第二比较器，用于将编码器的正弦差分信号整形，变成过零脉冲信号；
第三比较器，用于将一周信号进行整形，产生一个脉冲信号；
FPGA模块，用于对从第一比较器、第二比较器、第三比较器、第一模数转换器以及第二模数转换器中输出的信号进行预处理以及对从DSP模块中输出的绝对细分位置值进行数据编码处理；
DSP模块，用于对从FPGA模块中输出的数据进行补偿与计算；
输出模块，用于将FPGA模块中输出的串行数据进行数据输出；
所述编码器的正弦信号输出端分别与第二比较器和第一信号调理模块相连接，所述第二比较器的正弦过零脉冲信号输出端与FPGA模块相连接，所述第一信号调理模块与第一模数转换器相连接，第一模数转换器的的正弦数据的信号输出端与FPGA模块相连接；
所述正弦数据为14位正弦数据或者12位正弦数据；
所述编码器的余弦信号输出端分别与第一比较器和第二信号调理模块相连接，所述第一比较器的余弦过零脉冲信号输出端与FPGA模块相连接，所述第二信号调理模块与第二模数转换器相连接，第二模数转换器的余弦数据的信号输出端与FPGA模块相连接；
所述余弦数据为14位余弦数据或者12位余弦数据；
所述编码器的一周信号输出端与第三比较器相连接，第三比较器的一周信号脉冲信号输出端与FPGA模块相连接；
所述FPGA模块分别与DSP模块和输出模块相连接。
所述FPGA模块具体包括：数据预处理模块、数据编码模块以及采样控制模块，所述数据预处理模块的预处理数据输出端与DSP模块的相连接，所述DSP模块的位置值输出端与数据编码模块相连接，且数据编码模块的串行数据输出端与输出模块相连，所述采样控制模块与第一模数转换器和第二模数转换器相连接。
一种对正余弦信号细分和数据编码的装置的实现方法，其具体步骤包括：
(1)从编码器中分别输出1Vpp的正弦差分信号、1Vpp的余弦差分信号以及一周信号；
(2)正弦差分信号分别进入第一比较器和第一信号调理模块，在第一比较器中进行信号处理后产生正弦过零脉冲信号，并且输送到FPGA模块中，在第一信号调理模块中对正弦差分信号进行滤波和整理，除去传输路径中产生的诸多噪声，且将信号放大2倍后输送到第一模数转换器，第一模数转换器在FPGA模块的控制下连续不断地对第一信号调理模块送来的信号进行高速采样，并将高速采样到的正弦数据输送到FPGA模块中；余弦差分信号分别进入第二比较器和第二信号调理模块，在第二比较器中进行信号处理后产生余弦过零脉冲信号，并且输送到FPGA模块中，在第二信号调理模块中对余弦差分信号进行滤波和整理，除去传输路径中产生的诸多噪声，且将信号放大2倍后输送到第二模数转换器，第二模数转换器在FPGA模块的控制下连续不断地对第二信号调理模块送来的信号进行高速采样，并将高速采样到的余弦数据输送到FPGA模块中；一周信号进入第三比较器中产生一周信号脉冲信号并输送到FPGA模块中；
(3)FPGA模块对其输入的正弦过零脉冲信号、余弦过零脉冲信号、正弦数据、余弦数据以及一周信号脉冲信号在其数据预处理模块中进行预处理，且将预处理后的信号或者数据通过数据总线输送到DSP模块中进行数据补偿与计算；
(4)在DSP模块中补偿与计算得到一个绝对细分位置值，将位置值输送到FPGA模块中的数据编码模块中进行数据编码；
(5)在FPGA模块中的数据编码模块中进行数据编码完成后，根据所选择的总线协议在输出模块中进行编码输出。
所述步骤(3)中的数据补偿与计算，包括以下步骤：
(3-1)DSP模块对从FPGA模块输入的正弦过零脉冲信号、余弦过零脉冲信号以及一周信号脉冲信号的计算进行累进，得到当前位置的区间位置；
(3-2)DSP模块对从FPGA模块中输入的正弦数据和余弦数据进行处理，通过DSP模块计算，再经过查表得到当前正弦数据和余弦数据所在的角度，查表的同时对位置进行补偿校正；
(3-3)DSP模块将查表得到的正弦数据和余弦数据的角度转化成当前位置在区间位置中的具体细分的位置；
(3-4)DSP模块将区间位置和区间位置中的细分位置合并，得到所求的细分后的相对于一周信号处的位置偏移；
(3-5)DSP模块将得到的位置偏移与一周信号脉冲信号的计数进行合并，得出绝对细分位置值；
(3-6)DSP模块将得到的绝对细分位置值传送给FPGA模块中的数据编码模块。
所述步骤(2)中的高速采样的采样速率由200kHz～80MHz之间选择。
所述步骤(2)中的高速采样的采样速率为20MHz。
所述步骤(3)中的数据预处理包括对FPGA模块中由模数转换器送来的正弦数据和余弦数据分别进行滤波，并将处理好的数据合并成32位值后输送给DSP模块。
本实用新型相对于现有技术具有如下的优点及效果：
(1)本实用新型可以从编码器输出的两路差分信号，通过信号调理模块进行滤波放大，将传输路径中导入的干扰衰减和去除，得到适宜于模数转换器输入的更加真实的模拟信号，这些信号能够真实反映编码器的实际位置指示。
(2)本实用新型模数转换器的高频采样可以在编码器高速运转的情况下获得更多的信息，本系统采用了20M级的AD采样率，而现有技术中大多数编码器的正余弦输出频率超过了250kHz。
(3)本实用新型可以满足绝大多数厂家的正余弦编码器，绝大多数厂家的正余弦编码器均可接在此装置上使用。
(4)本实用新型可以进行同步采样，准确捕获某时刻的正余弦信号的即时值，提高检测精度。
(5)本实用新型可以在FPGA模块内通过滤波器将输入的信号进行噪声去除，提高数据读入精确度，FPGA模块内部滤波器为并行运行，速度是其它方式(比如DSP软件滤波)所不可比拟的。
(6)本实用新型采用DSP模块进行精确位置计算。
(7)本实用新型通过自学习过程，适应各种类型的编码器。
附图说明
图1是本实用新型对位置传感器的正余弦信号进行细分和数据编码的装置的结构示意图；
图2是本实用新型装置所述的FPGA模块结构和数据处理示意图；
图3是本实用新型所述的DSP模块数据处理流程图。
具体实施方式
下面结合实施例及附图对本实用新型作进一步详细的描述，但本实用新型的实施方式不限于此。
实施例1
本实用新型对位置传感器的正余弦信号进行细分和数据编码的装置，如图1所示，具体包括：
编码器，用于输出1Vpp的正弦差分信号、1Vpp的余弦差分信号以及一周信号；
第一信号调理模块，用于对从编码器输出的1Vpp正弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第二信号调理模块，用于对从编码器输出的1Vpp余弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第一模数转换器，用于对从第一信号调理模块出来的正弦差分信号进行高速采样；
第二模数转换器，用于对从第二信号调理模块出来的余弦差分信号进行高速采样；
第一比较器，用于将编码器的余弦差分信号整形，变成过零脉冲信号；
第二比较器，用于将编码器的正弦差分信号整形，变成过零脉冲信号；
第三比较器，用于将一周信号进行整形，产生一个脉冲信号；
FPGA模块，用于对从第一比较器、第二比较器、第三比较器、第一模数转换器以及第二模数转换器中输出的信号进行预处理以及对从DSP模块中输出的绝对细分位置值进行数据编码处理；
DSP模块，用于对从FPGA模块中输出的数据进行补偿与计算；
输出模块，用于将FPGA模块中输出的串行数据进行数据输出；
所述编码器的正弦信号输出端分别与第二比较器和第一信号调理模块相连接，所述第二比较器的正弦过零脉冲信号输出端与FPGA模块相连接，所述第一信号调理模块与第一模数转换器相连接，第一模数转换器的正弦数据的信号输出端与FPGA模块相连接；
所述正弦数据为14位正弦数据或者12位正弦数据；
所述编码器的余弦信号输出端分别与第一比较器和第二信号调理模块相连接，所述第一比较器的余弦过零脉冲信号输出端与FPGA模块相连接，所述第二信号调理模块与第二模数转换器相连接，第二模数转换器的余弦数据的信号输出端与FPGA模块相连接；
所述余弦数据为14位余弦数据或者12位余弦数据；
所述编码器的一周信号输出端与第三比较器相连接，第三比较器的一周信号脉冲信号输出端与FPGA模块相连接；
所述FPGA模块分别与DSP模块和输出模块相连接。
所述FPGA模块具体包括：数据预处理模块、数据编码模块以及采样控制模块，所述数据预处理模块的预处理数据输出端与DSP模块的相连接，所述DSP模块的位置值输出端与数据编码模块相连接，且数据编码模块的串行数据输出端与输出模块相连，所述采样控制模块与第一模数转换器和第二模数转换器相连接，如图2所示。
实施例2
通过结合图1中的装置，具体实施如下：
1.第一信号调理模块和第二信号调理模块为正余弦两种信号的调整电路，采用差分输入方式及差分输出到第一模数转换器和第二模数转换器，通过硬件来保证信号对噪声的抑制能力，实现信号的精准传输和检测。第一信号调理模块和第二信号调理模块将编码器的1Vpp正余弦信号放大2倍后输送到第一模数转换器和第二模数转换器。其中第一信号调理模块和第二信号调理模块都采用高精度(全)差分运算放大器。
2.由第一信号调理模块和第二信号调理模块进行信号调理的正余弦信号，经过偏移后输入到第一模数转换器和第二模数转换器中。第一模数转换器和第二模数转换器使用高采样率(不低于2M)，对于正弦/余弦两路信号的采样，要求模数转换器是同步采样。本例采用的采样精度是12或14位差分信号输入第一模数转换器和第二模数转换器，以提高采样精度。
3.第一模数转换器和第二模数转换器将每路信号输入到FPGA模块中。FPGA模块在其数据预处理模块中将每路信号进行滤波，滤波方式可以是FIR，IIR，CIC，及其它滤波方式。
4.FPGA模块将每路滤波后得到的数据扩展成16位值。然后将同步得到的被扩展成16位的值拼接成32位值，然后将其传递到DSP模块中，如图3为DSP模块内部的数据处理流程。
5.DSP模块采用32位高速浮点运算数字信号处理器。
6.DSP模块得到的32位值为正弦/余弦信号的即时值，已经过初步滤波。考虑到不同的运动速度，需要根据速度再次用软件对取得的值进行滤波处理。
7.DSP模块根据软件滤波后的数据来计算正余弦信号的直流偏置值，幅值大小以及相位偏移值。
8.DSP模块根据7步的值对正余弦数据进行直流偏置补偿，幅值补偿和相位偏移补偿，得到修正后的正余弦值。
9.DSP模块根据修正后的正余弦值计算角度，得到细分角度。
10.第一比较器和第二比较器分别对余弦过零信号和正弦过零信号两种信号进行整形，输出方波脉冲信号。
11.正弦过零信号和余弦过零信号两路脉冲信号被送入到FPGA模块中，由FPGA模块鉴别编码器运动方向，并对编码器进行整周期计数。这个计数值被送入到DSP模块中。
12.第三比较器输出的一周信号的方波信号是编码器运行一周中出现一次的信号，对其它信号起着基准指引。这个一周信号的方波脉冲信号输出到FPGA模块中。
13.FPGA模块对一周信号的方波脉冲信号进行计数，送入到DSP模块中。
14.FPGA中，一周信号脉冲信号对正弦过零信号和余弦过零信号两路脉冲信号计数器的清零。
15.DSP模块将整周期脉冲计数值读入，进行整周期角度计算。
16.DSP模块将整周期角度值与9)得出的细分角度求和，得到角度和。
17.DSP模块根据角度和计算出位置值，为编码器当前的即时位置。
18.DSP模块将得到的编码器的当前位置送回给FPGA模块。
19.FPGA模块将编码器的当前位置编码，并通过总线方式输出。
上述实施例为本实用新型较佳的实施方式，但本实用新型的实施方式并不受上述实施例的限制，其他的任何未背离本实用新型的精神实质与原理下所作的改变、修饰、替代、组合、简化，均应为等效的置换方式，都包含在本实用新型的保护范围之内。
Claims (2)
1.对位置传感器的正余弦信号进行细分和数据编码的装置，其特征在于，所述装置具体包括：
编码器，用于输出1Vpp的正弦差分信号、1Vpp的余弦差分信号以及一周信号；
第一信号调理模块，用于对从编码器输出的1Vpp正弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第二信号调理模块，用于对从编码器输出的1Vpp余弦差分信号进行处理，滤除其输入的噪声，并将信号进行2倍放大；
第一模数转换器，用于对从第一信号调理模块出来的正弦差分信号进行高速采样；
第二模数转换器，用于对从第二信号调理模块出来的余弦差分信号进行高速采样；
第一比较器，用于将编码器的余弦差分信号整形，变成过零脉冲信号；
第二比较器，用于将编码器的正弦差分信号整形，变成过零脉冲信号；
第三比较器，用于将一周信号进行整形，产生一个脉冲信号；
FPGA模块，用于对从第一比较器、第二比较器、第三比较器、第一模数转换器以及第二模数转换器中输出的信号进行预处理以及对从DSP模块中输出的绝对细分位置值进行数据编码处理；
DSP模块，用于对从FPGA模块中输出的数据进行补偿与计算；
输出模块，用于将FPGA模块中输出的串行数据进行数据输出；
所述编码器的正弦信号输出端分别与第二比较器和第一信号调理模块相连接，所述第二比较器的正弦过零脉冲信号输出端与FPGA模块相连接，所述第一信号调理模块与第一模数转换器相连接，第一模数转换器的的正弦数据的信号输出端与FPGA模块相连接；
所述编码器的余弦信号输出端分别与第一比较器和第二信号调理模块相连接，所述第一比较器的余弦过零脉冲信号输出端与FPGA模块相连接，所述第二信号调理模块与第二模数转换器相连接，第二模数转换器的余弦数据的信号输出端与FPGA模块相连接；
所述编码器的一周信号输出端与第三比较器相连接，第三比较器的一周信号脉冲信号输出端与FPGA模块相连接；
所述FPGA模块分别与DSP模块和输出模块相连接。
2.根据权利要求1所述的对位置传感器的正余弦信号进行细分和数据编码的装置，其特征在于，所述FPGA模块具体包括：数据预处理模块、数据编码模块以及采样控制模块，所述数据预处理模块的预处理数据输出端与DSP模块的相连接，所述DSP模块的位置值输出端与数据编码模块相连接，且数据编码模块的串行数据输出端与输出模块相连，所述采样控制模块与第一模数转换器和第二模数转换器相连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20110608 |