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CN209896054U - 引线框、引线框阵列及封装结构 - Google Patents

引线框、引线框阵列及封装结构 Download PDF

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CN209896054U CN201920988965.4U CN201920988965U CN209896054U CN 209896054 U CN209896054 U CN 209896054U CN 201920988965 U CN201920988965 U CN 201920988965U CN 209896054 U CN209896054 U CN 209896054U
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邵向廉
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Wuxi China Resources Micro Assembly Tech Ltd
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Wuxi China Resources Micro Assembly Tech Ltd
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    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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    • H01L2924/181Encapsulation

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

本申请提供一种引线框、引线框阵列及封装结构,所述引线框包括多个第一引脚及至少一个第二引脚,所述第二引脚包括第一子引脚及与第一子引脚电性连接的第二子引脚。本申请中的引线框,第二引脚包括第一子引脚和第二子引脚,第一子引脚和第二子引脚可分别与外部电路进行焊接,改善焊接效果,减少甚至避免脱焊,从而提高半导体产品的良率。

Description

引线框、引线框阵列及封装结构
技术领域
本申请涉及芯片封装技术领域,尤其涉及一种引线框、引线框阵列及封装结构。
背景技术
封装是电子器件制造过程中一个非常重要的步骤,通过封装过程,可以将各种芯片(chip die)直接电路引出,以便于与外部电路电连接。对于各种不同的芯片,通常会选择与其相适用的封装形式。其中,倒装芯片封装是将裸芯片安装在封装体之内的工艺。
具体来说,倒装芯片将芯片正面设计为金属凸块(pillar)和锡帽(solder cap)结构,通过助焊剂(flux)与引线框连接,回流后固化以达到电气导通的目的。现有设计中的引线框中,位于引线框的四个边角处的引脚相对独立,在焊接至外部电路时,这些引脚容易发生脱焊,影响产品的良率。
实用新型内容
本申请提供一种改善焊接效果的引线框、引线框阵列及封装结构。
本申请提供一种引线框,所述引线框包括多个第一引脚及至少一个第二引脚,所述第二引脚包括第一子引脚及与第一子引脚电性连接的第二子引脚。
进一步的,所述第一子引脚与一个第一引脚沿第一方向排布,所述第二子引脚与另一个第一引脚沿第二方向排布。
进一步的,所述引线框包括多个沿周向排列的第二引脚,两个第二引脚之间设有沿第一方向或第二方向排布的多个第一引脚。
进一步的,所述第一子引脚的延伸方向垂直于第二子引脚的延伸方向。
进一步的,所述引线框包括第三引脚,所述第三引脚包括异形部,所述异形部的至少一条轮廓线为曲线。
进一步的,所述引线框包括至少两个第三引脚,两个第三引脚沿第一方向排布且两个第三引脚之间设置有第一引脚。
进一步的,所述引线框包括至少两个第三引脚,一个第三引脚与所述第一子引脚沿第一方向排布,另一个第三引脚与所述第二子引脚沿第二方向排布。
进一步的,所述引线框包括与第一引脚或第二引脚连接的多个半蚀刻区,每个所述半蚀刻区与第一引脚或第二引脚对应,所述半蚀刻区的厚度小于第一引脚或第二引脚的厚度,所述引线框未设置对应于第三引脚的半蚀刻区。
本申请还提供一种引线框阵列,引线框阵列包括多个如前所述的引线框,多个所述引线框呈矩阵排列,所述引线框的第一子引脚与相邻的一个引线框的第一子引脚连接,所述引线框的第二子引脚与相邻的另一个引线框的第二子引脚连接。
本申请还提供一种封装结构,所述封装结构包括芯片、对芯片进行封装的封装体及如前所述的引线框,所述芯片倒装焊接于所述引线框上。
本申请中的引线框,第二引脚包括第一子引脚和第二子引脚,第一子引脚和第二子引脚可分别与外部电路进行焊接,改善焊接效果,减少甚至避免脱焊,从而提高半导体产品的良率。
附图说明
图1为本申请引线框的一个实施例的正视示意图;
图2为本申请引线框阵列的一个实施例的正视示意图;
图3为本申请引线框的另一个实施例的正视示意图;
图4为本申请封装结构的一个实施例的剖视示意图。
具体实施方式
这里将详细地对示例性实施例进行说明,其示例表示在附图中。下面的描述涉及附图时,除非另有表示,不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反,它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的,而非旨在限制本申请。除非另作定义,本申请使用的技术术语或者科学术语应当为本实用新型所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“第一”“第二”以及类似的词语并不表示任何顺序、数量或者重要性,而只是用来区分不同的组成部分。同样,“一个”或者“一”等类似词语也不表示数量限制,而是表示存在至少一个。“多个”或者“若干”表示两个及两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同,并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而且可以包括电性的连接,不管是直接的还是间接的。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式,除非上下文清楚地表示其他含义。还应当理解,本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
本申请提供一种引线框,所述引线框包括多个第一引脚及至少一个第二引脚,所述第二引脚包括第一子引脚及与第一子引脚电性连接的第二子引脚。
请参照图1,本实施例中,引线框100用于为芯片提供机械支持,并实现芯片与外部电路的连接。引线框100具有与芯片对应的第一区域及位于第一区域之外的第二区域,其中第一区域为图1中虚线所围成的区域,第二区域为虚线外侧的区域。第二区域仅用作芯片封装后的狭小预留边沿,其可以用于填充封装体,以完全包裹被封装的芯片。在一些实施例中,引线框100仅具有第一区域。
所述引线框100包括多个第一引脚10及至少一个第二引脚20,本申请中的“多个”可理解为两个或两个以上,图1中未进行标注的引脚均为第一引脚。所述第一引脚10大致呈长条形。所述第二引脚20包括第一子引脚21及与第一子引脚21电性连接的第二子引脚22,所述第一子引脚21的延伸方向(第一方向X)垂直于第二子引脚22的延伸方向(第二方向Y),使得第二引脚20整体呈L形。其中,所述第一子引脚21与多个第一引脚10沿第一方向X排布,所述第二子引脚22与另外的多个第一引脚10沿第二方向Y排布。在其他实施例中,所述第二引脚还可以包括更多的子引脚。
本实施例中,所述引线框100包括四个第二引脚20,所述第二引脚20沿引线框100的周向延伸且设于引线框100的四个边角处。任意两个第二引脚之间均设有沿第一方向X或第二方向Y排布的多个第一引脚10。在其他实施例中,引线框也可以包括两个第二引脚。
由于第二引脚20包括第一子引脚21和第二子引脚22,在封装后的芯片结构与外部电路焊接时,第一子引脚21和第二子引脚22可分别与外部电路进行焊接,有利于改善焊接效果,避免脱焊而造成的产品不良。
在实际的封装过程中,是对多个芯片同时进行封装。因此,在封装之前,引线框并不是独立的单元,而是将图1所示的多个引线框100以阵列的形式排列,形成引线框阵列,具体结构请参看图2。图2示意出了四个引线框,即引线框100a、100b、100c、100d,引线框100a的一个第二引脚的第一子引脚21a与相邻的引线框100c的一个第二引脚的第一子引脚21c连接,引线框100a的一个第二引脚的第二子引脚22a与相邻的引线框100b的一个第二引脚的第二子引脚22b连接。相邻的引线框之间通过多个结构(即第一子引脚和第二子引脚)连接,由于与相邻引线框通过多个结构相连,使单个引线框不容易发生翘曲,从而降低回流固化产生虚焊的概率,提高产品的合格率。
请继续参照图1,本实施例中,所述引线框100还包括第三引脚30,所述第三引脚30也大致呈长条形。第三引脚30与第一引脚10的区别在于:所述第三引脚30包括异形部31,所述异形部31的两侧轮廓线为曲线。可选的,曲线可以是波浪线、折线、正弦曲线等。在芯片封装时,异形部31的两侧被封装体包覆,相对于平直的轮廓线,所述异形部31与封装体具有更大的结合面,从而增大引线框100与封装体的结合力,改善封装的可靠性。在其他实施例中,也可以仅将异形部31的一侧边缘的轮廓线设计为曲线,同样可以在一定程度上增大引线框与封装体的结合力。
本实施例中,所述引线框100包括至少两个第三引脚30,两个第三引脚30沿第一方向X排布且两个第三引脚30之间设有第一引脚10。换言之,在第一方向X上,在不同区域分别设置异形部,使所增加的结合力均匀分布,有利于改善引线框第一方向X上各区域所受应力的平衡,使引线框不易发生翘曲。请结合图3,在另一实施例中,所述引线框100还包括第三引脚30a,30a的结构与第三引脚30的结构相同,区别仅在于第三引脚30a沿第一方向X延伸,第三引脚30沿第二方向Y延伸。第三引脚30与一个第一引脚10沿第一方向X排布,第三引脚30a与另一个第一引脚10沿第二方向Y排布。设置第三引脚30a,有利于增大引线框100在第二方向Y上的区域与封装体的结合力,进一步改善封装的可靠性。
所述引线框100还包括多个半蚀刻区,每个半蚀刻区分别与第一引脚10或第二引脚20对应,所述半蚀刻区与第一引脚10连接或第二引脚20连接且朝向引线框100的中心延伸。所述半蚀刻区包括与第一引脚10连接的第一半蚀刻区40及与第二引脚20连接的第二半蚀刻区50。第一半蚀刻区40的厚度均小于第一引脚10的厚度,第二半蚀刻区50的厚度均小于第二引脚20的厚度,本实施例中,第一半刻蚀区40的厚度大约为第一引脚10的厚度的一半,第二半刻蚀区50的厚度大约为第二引脚20的厚度的一半。在形成封装体之后,第一半刻蚀40及第二半刻蚀区50的下方也被封装体所包裹,从而使芯片和引脚之间不易被剥离,提供封装结构的可靠性。
需要注意的是,由于第三引脚30包括异形部31,能够保证其周边区域与封装体之间具有足够的结合力,因而引线框未设置对应于第三引脚3的半蚀刻区,这样可以增加引线框的强度,降低引线框的制造难度。而且由于第三引脚间隔设置,可使引线框的强度相近而保证应力均匀。
此外,本申请还提供一种引线框阵列。请结合图2,本实施例的引线框阵列包括呈阵列排布的多个前述任一实施例所述的引线框。引线框100a的一个第二引脚的第一子引脚21a与相邻的引线框100c的一个第二引脚的第一子引脚21c连接,引线框100a的一个第二引脚的第二子引脚22a与相邻的引线框100b的一个第二引脚的第二子引脚22b连接。即相邻的引线框之间通过多个结构(即第一子引脚和第二子引脚)连接,有利于提高引线框阵列的稳定性,对于单个引线框来说,由于与相邻引线框通过多个结构相连,使引线框不容易发生翘曲,从而降低回流固化产生虚焊的概率。
另一方面,本申请还提供一种封装结构。请结合图4,本实施例的封装结构包括芯片200、对芯片进行封装的封装体300及前述任一实施例所述的引线框100,所述芯片200通过植球400倒装焊接于所述引线框100上。本实施例中,封装体300为塑封体,在其他实施例中,封装体300还可以是陶瓷封装体。
本申请中的引线框,第二引脚包括第一子引脚和第二子引脚,第一子引脚和第二子引脚可分别与外部电路进行焊接,改善焊接效果,减少甚至避免脱焊,从而提高半导体产品的良率。
以上所述仅为本申请的较佳实施例而已,并不用以限制本申请,凡在本申请的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本申请保护的范围之内。

Claims (10)

1.一种引线框,其特征在于,所述引线框包括多个第一引脚及至少一个第二引脚,所述第二引脚包括第一子引脚及与第一子引脚电性连接的第二子引脚。
2.如权利要求1所述的引线框,其特征在于:所述第一子引脚与一个第一引脚沿第一方向排布,所述第二子引脚与另一个第一引脚沿第二方向排布。
3.如权利要求2所述的引线框,其特征在于:所述引线框包括多个沿周向排列的第二引脚,两个第二引脚之间设有沿第一方向或第二方向排布的多个第一引脚。
4.如权利要求1所述的引线框,其特征在于:所述第一子引脚的延伸方向垂直于第二子引脚的延伸方向。
5.如权利要求1至4项中任一项所述的引线框,其特征在于:所述引线框包括第三引脚,所述第三引脚包括异形部,所述异形部的至少一条轮廓线为曲线。
6.如权利要求5所述的引线框,其特征在于:所述引线框包括至少两个第三引脚,两个第三引脚沿第一方向排布且两个第三引脚之间设置有第一引脚。
7.如权利要求5所述的引线框,其特征在于:所述引线框包括至少两个第三引脚,一个第三引脚与所述第一子引脚沿第一方向排布,另一个第三引脚与所述第二子引脚沿第二方向排布。
8.如权利要求5所述的引线框,其特征在于:所述引线框包括与第一引脚或第二引脚连接的多个半蚀刻区,每个所述半蚀刻区与第一引脚或第二引脚对应,所述半蚀刻区的厚度小于第一引脚或第二引脚的厚度,所述引线框未设置对应于第三引脚的半蚀刻区。
9.一种引线框阵列,其特征在于,所述引线框阵列包括多个如权利要求1至8中任一项所述的引线框,多个所述引线框呈矩阵排列,所述引线框的第一子引脚与相邻的一个引线框的第一子引脚连接,所述引线框的第二子引脚与相邻的另一个引线框的第二子引脚连接。
10.一种封装结构,其特征在于,所述封装结构包括芯片、对芯片进行封装的封装体及如权利要求1至8中任一项所述的引线框,所述芯片倒装焊接于所述引线框上。
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CN112180643A (zh) * 2020-09-25 2021-01-05 昆山国显光电有限公司 阵列基板、显示面板及显示装置
CN113362715A (zh) * 2021-06-17 2021-09-07 合肥维信诺科技有限公司 引脚绑定结构、阵列基板及显示面板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112180643A (zh) * 2020-09-25 2021-01-05 昆山国显光电有限公司 阵列基板、显示面板及显示装置
CN112180643B (zh) * 2020-09-25 2022-10-21 昆山国显光电有限公司 阵列基板、显示面板及显示装置
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