CN1981442B - 用于对逐次逼近寄存器模拟数字转换器进行子时钟控制的方法和装置 - Google Patents

Abstract

一种用于对SAR模拟数字转换器进行子时钟控制的方法和装置。公开了一种用于对SAR模拟数字转换器(ADC)的操作进行时钟控制的方法。提供低频率时钟和高频率时钟。随后在追踪阶段期间对模拟输入电压进行追踪以便对模拟电压值进行采样。随后启动参考了所述低频率时钟的边沿的转换周期。接着在数据转换周期期间，在转换操作中对采样数据进行转换，所述转换操作需要多个转换时钟周期。在所述数据转换周期期间，利用所述高频率时钟作为所述转换时钟，对所述转换操作的至少一部分的定时进行控制。

Description

用于对逐次逼近寄存器模拟数字转换器进行子时钟控制的方法和装置

技术领域

本发明总体上涉及数据转换器，并且更具体地涉及在具有多个时钟的混合信号处理器中运行的逐次逼近寄存器(SAR)模拟数字转换器。

相关申请的交叉引用

本发明要求享有2004年3月31日提交的美国序列号为10/816,564的申请的优先权

背景技术

混合信号处理器单元是其上包含数字处理部分和模拟部分的集成电路。所述模拟部分一般除了包括数字模拟转换器之外还包括模拟复用器和模拟数字转换器。这使得可在多个模拟数据输入上对模拟数据进行采样，将其转换成数字信号，并且随后提供给处理部分以对其进行处理。在数字处理侧，数字处理器可以多个频率进行操作。这些频率来自于生成多个频率的内部时钟。一般，存在两个相异时钟，即高频率时钟和低频率时钟。一般利用所述低频率时钟使得处理器能够进入低功率模式，在该低功率模式中以非常低的频率执行处理，并且消耗的电力相当低。一般，高频率速率在20-25MHz的级别，而低频率时钟速率在32KHz的级别。问题在于，当以低频率运转时，ADC也必需以低频率运转。一般，ADC是利用逐次逼近算法(successiveapproximation algorithm)而便于操作的，而所述逐次逼近算法在每个数据转换周期内要求对多位进行测试。因此，在低频率处，由于ADC的转换时钟不能以高于高频率时钟的时钟速率运转，所以ADC的吞吐量非常低。此外，对于高频率和低频率两者，在数字处理部分中产生的噪声都会影响数据转换操作。因此，如果ADC和数字处理部分以相同时钟频率运转，则噪声可能从数字部分注入模拟部分中，这是混合信号设备中的传统问题。

发明内容

本文中所公开并要求保护的本发明在其一方面包括一种用于对SAR模拟数字转换器(ADC)的操作进行时钟控制的方法。提供了低频率时钟和高频率时钟。随后在追踪阶段(tracking phase)期间对模拟输入电压进行追踪以便对电压值进行采样。接着启动参考了低频率时钟边沿的转换周期。随后在数据转换周期期间，在转换操作中对采样数据进行转换，所述转换操作需要多个转换时钟周期。在数据转换周期内，利用高频率时钟作为转换时钟对转换操作的至少一部分的定时进行控制。

附图说明

为了更全面理解本发明及其优点，现在接合附图参照下面的说明，在附图中：

图1例示出具有与其相关联的模拟数字转换器的混合信号处理器的框图；

图2例示出所述模拟数字转换器的框图；

图3例示出现有技术的SAR ADC的操作的定时图；

图4例示出具有异常终止特性的SAR ADC的定时图；

图5例示出数字比较电路的框图；

图6例示出串并数据转换器的框图；

图7例示出异常终止操作的流程图；

图8例示出ADC的示意图，例示出ADC利用多个时钟和子时钟控制特征；

图9例示出子时钟控制操作的定时图；

图10例示出针对子时钟控制特征的更详细定时图，示出了高频率时钟；

图11例示出ADC的更详细图，例示了SAR寄存器和重复功能；

图12例示出重复指令的定时图；

图13例示出追踪后特征的定时图；

图14例示出时钟复用功能的更详细框图；

图15a-15c例示出ADC寄存器；

图16例示出子时钟控制操作的流程图；

图17例示出利用响应于单个转换器请求的子时钟控制的转换操作的流程图；

图18例示出SAR控制器和SAR寄存器的逻辑图；

图19例示出并串转换器的逻辑图；

图20例示出子时钟控制操作的另选实施例；以及

图21例示出图20的另选实施例的定时图。

具体实施方式

现在参照图1，图1例示了包括SAR模拟数字转换器(ADC)的混合信号集成电路的框图。这是类型为C8051F410的基于传统处理器的混合信号电路，由Silicon Laboratories(本受让人)制造。此混合信号电路包括在其中心处的传统处理器核心CPU 102∶8051CPU。该CPU 102连接存储器，所述存储器为通过总线106与CPU 102连接的闪存104以及通过总线110与CPU 102连接的随机访问存储器(RAM)108。

CPU 102基于多个时钟运转。提供外部振荡器电路112，其可由外部晶体114进行控制，注意所述外部振荡器电路112实际上安装在芯片上。此振荡器是高频振荡器，并且以大约25MHz的频率运转。这是通过选择复用器(MUX)116对于CPU 102的输入。另选地，CPU 102能够以低频内部振荡器120作为动力运转，该低频内部振荡器为32KHz晶体振荡器。一般，CPU 102的主要处理功能是利用高频振荡器112执行的，而当将CPU 102置于“休眠”模式时，应用低频振荡器。处理操作一般在低频率处最少。CPU 102还包括JTAG逻辑块118，所述JTAG逻辑块118用于将外部数据传送给CPU 102以便写入闪存104，这是传统操作。

CPU 102与数字芯片上总线122相连接，所述数字芯片上总线122通过数字I/O块126与多个数字输入/输出引脚124相连接。此数字I/O块126用于允许进行各种数字方式的传送。这可以是并行数字数据或者其可以是串行数据。一般串行数据可以某种类型的串行数据格式进行传送。所述串行数据格式可以是RS232数据格式、I²C格式或者任何其它类型的串行数据格式。这样使得能够接收或者发送数字数据。另外，数字总线122与模拟数字转换器(ADC)128的数字输入相连接以便从其接收数字数据。对ADC 128的输入被提供在输入模拟线130上，该输入包括可编程放大器132的输出。从接收模拟输入线136上的多个模拟输入的模拟复用器134接收对放大器132的模拟输入。可从诸如插指换能器等的任何源接收这些模拟输入。此模拟复用器的一个实施例在2003年1月14日授权的、转让给本受让人的美国专利6,507,215中例示出，在此通过引用完全地并入其内容。对复用器134的一个例示输入是来自温度传感器138的，所述输入是内部生成的、一般从芯片上包括的带隙参考电压生成器生成的温度值。将此温度传感器的输出连接到模拟输入线136的一端，并且选择所述输出用于芯片的环境温度测量，所述环境温度是周围的环境温度。

除了模拟复用器134和ADC 128之外，可提供总线122上的数字信息作为对数字模拟转换器(DAC)140的输入，所述输入可以被转换成模拟输出线142上的模拟输出信号。通过比较器144提供比较器功能，所述比较器144接收模拟输入，用于与内部生成的参考电压或者外部参考电压(未示出)进行比较，以便提供可被驱动到数字总线122、或者被驱动到CPU 102上的中断输入的可选择输出。虽然例示出比较器144的输出连接到数字总线122，但应该理解也可将比较器144的输出连接到处理器上的多个不同中断电路。

现在参照图2，图2例示出ADC 128的框图。传统SAR ADC包括输入端上的充电再分配DAC 202，其用于接收模拟输入线204上的模拟输入信号。响应于接收到来自CPU 102的转换开始请求，启动数据转换操作。以通过采样时钟生成的采样频率off_s对模拟电压进行采样，所述模拟电压从高频振荡器或者低频振荡器获得。这比传统时钟的频率低。充电再分配DAC 202的输出连接到比较器208的一个输入，以与参考电压进行比较。从数字总线214接收对其的数字输入。比较器208用于将其输入上的电压与参考电压进行比较，所述参考电压在一个实施例中为公共模式电压。如果输入到比较器208中的电压高于参考电压，则比较器208的输出改变，以便向作为传统逻辑块的SAR逻辑块212指示此情况。SAR逻辑块212用于将数字输出提供到数字总线214以便驱动充电再分配DAC 202。SAR逻辑块212基本上针对n位ADC的n位值的每一位进行步进调试，以便测试该位，如果为正，则保留该位的值。确定SAR位的值的测试过程是传统二进制SAR搜索算法。当完成了转换周期时，将有n位被确定。这将提供为对寄存器(未示出)的输出。应该理解，可以使用利用了差分比较器的差分SAR数据转换器来接收差分模拟输入。

在本公开中，在测试总线214上的一个或者更多个位时，通过检查这些位来提供异常终止特性。上述步骤通过将总线214上的每个位输入到n位复用器216中以便在串行数字输出线218上提供串行数字输出来便于实现。如下所述，这样使得能够输出串行数据，以用于通过数字比较器进行的测试。然而，应该理解与串行数据相反，输出也可以是并行数据。

现在参照图3，图3例示出示出SAR数据转换器的传统操作的定时图。在转换周期之前，存在其中在输入采样比较器上对数据采样的“追踪”周期。当在时间302处出现转换信号时，通过CPU 102请求转换周期。转换时钟将提供用于转换操作的定时，并且在其选定的上升沿，启动MSB的测试，其中确定MSB位，即12位ADC中的位11。通过将MSB设定为“1”并且随后测试与SAR操作相关联的比较器的输出来确定。如果通过测试确定此MSB此时为“1”，则随后这样设置，否则将其设置为“0”。在此位的测试结束时，将被设置的该位保留在SAR逻辑块212的输出上。在测试结束时，还将该位转发到串行数据输出端并且随后测试下一位，即位10，确定设置或者不设置该位，并且将该位保留在SAR逻辑块212的输出上，随后将该位转发到串行数据输出。这将针对整个12位持续进行，直到块306中的位6“0”为止。在306块中，测试最后一位，即位“0”，并且随后完成测试操作，将最后一位转发到块308处的串行数据输出。在测试结束时，将数据字(12位字)作为新数据转发到输出寄存器(未示出)。注意，可将数据作为并行数据字转发，或者可以将其作为串行数据字发送。然而，传统SAR ADC要求在完成转换周期之前对全部n位进行测试。在适当追踪时间之后，这将启动下一转换周期。

存在不必要测试n位SAR ADC的全部n位的情况。例如，在比较操作中，如果模拟信号超过全额电压的一半，则仅需要测试MSB来进行确定。如果这样，则这可能组成正结果，并且这就是要进行的全部测试。如果模拟信号低于全额电压的一半，则这还是需要进行以确定其是负结果的全部测试。因此，仅需要测试单个位，并且由此剩余位不必测试，并且将浪费转换周期的这部分。在图4的示例中，提供一种情况，其中将阈值电压设置为全额电压的1/16。因此这意味着最低限度下，第四MSB必需为“1”。因此如果第一MSB测试为正，或者第二或者第三MSB测试为正，这将表示电压大于1/16的全额电压。另外，第四MSB将也表示为正结果。当已经确定模拟输入电压低于1/16全额电压时，如果第一四个位测试为负，例如确定将它们设置为“0”，则剩余位的测试将导致负比较操作。因此，最多仅需要测试第一四个MSB。

在此示例中，在转换信号的沿402处开始转换周期，并且在转换时钟的下一上升沿，即上升沿404，测试块406处的第一MSB。将此操作的结果转发到边沿408的串行输出端。如果结果为“1”，则进行正测试。然而，在此示例中，测试第一、第二和第三MSB为“0”并且测试块410处的MSB并且确定其为逻辑“1”。这导致生成高电平输出，这在此实施例中在边沿412处生成对处理器的中断，这是进入逻辑高电平值的数字比较操作的输出。在此点上，转换操作在完成转换周期之前在块414处被“异常终止”，因此防止了低位的分解和完全12位值，并且随后进入针对下一采样的追踪模式。CPU 102针对此功能向ADC 128提供异常终止信号。由于需要转换时钟的一个时钟周期来将第四MSB的测试发送到串行输出，因此可在完成数字比较操作之前测试一个或者更多个其它位。另外，这仅是将数据转发到串行数据输出的情况。(注意数字比较操作是与用于SAR逻辑的操作的比较操作不同的比较操作)。当然，这依赖于所实现的逻辑。其中可利用双端口寄存器，在对每个位进行测试期间，基本上在同一时间执行数字比较操作以便增大其速度。然而，所公开的实施例公开了所述串行输出。因此可见，通过基于满足一定条件而确定的条件在测试全部位之前，较早地终止转换周期，可开始下一转换周期，或者可以释放对其它操作的处理。对于其中必需测试多个模拟输入的情况，这使得可以基于正结果转换到“中止(cut short)”，这使得可在较早的时刻启动下一转换操作。另外，可基于如下技术，即仅需要测试ADC中的n位的一部分，来预先设置转换周期的长度。在图4的示例中，例如，仅需要测试四位来确定是否存在真结果，使得所述四位的任何一位为高电平将引起转换周期的异常终止。由于不需要测试剩余位，所以可将转换周期预先限制到仅为有限位数。因此可缩短循环全部模拟输入的时间量。通过具有固定异常终止长度，可以将n位ADC变为(n-x)位ADC，其中x为可编程变量。

现在参照图5，图5例示出数字比较操作的框图。提供来自复用器216的串行数字输出作为对如寄存器所示的串联-并联转换器502的输入。在寄存器中基本上存储用于输入到数字总线506上的数字比较器504的串行数据。一般，所述数字总线506是比需要的更宽的数据总线，使得寄存器502可容纳全部n位并且数字总线506可容纳全部n位。在总线510上提供将与寄存器502的数字输出进行比较的参考电压的参考电压输入。例示出两种参考电压，正参考电压寄存器512 和负参考电压寄存器514。这是为了提供其中限定了电压范围的“窗口”比较器。如果电压小于负参考电压或者大于正参考电压，则能够表示正测试，或者正测试是必需大于负参考电压并且小于正参考电压。再次，仅需要预定数目的位以便确定此结果。另外，所确定的位数小于n位的总数，使得无需测试低位。在本示例中，随后数字比较器504在线516上生成对CPU 102的中断。然而，可针对除了中断的其它目的使用此比较器的输出。

现在参照图6，图6例示出寄存器502的逻辑图。串行数字输入在输入线602上接收，并且输入到多个D输入触发器604的D输入。只要触发器604的Q输出与输出线606相关联，则触发器604中的每一个与n位中的一位相关联。触发器604的每一个通过来自SAR位电路606的该位而被选通。此SAR位电路606是SAR逻辑块212的部件，此电路606以所述位的每一位为“目标”。因此，对于被测试的每个位，将激活触发器604之一，以便使得在连接到触发器604的每一个的时钟输入的时钟线608上的诸如SAR时钟、转换器时钟的时钟对数据流过进行时钟控制。这基本上是数据触发器，当特定关联位就绪时对其进行设置。因此，当生成特定串行数据输出时，将该特定串行数据输出加载到正确输出位置。因此，只需数字比较器504比较所期望的位，以便进行确定。

现在参照图7，图7例示出表示异常终止特性的流程图。在其中系统处于追踪操作的块702处启动程序。随后程序进入决定块704，等待启动转换周期。如果转换操作尚未启动，则程序沿着“否”路径进入其输入，以便继续追踪操作。在追踪操作结束时，当启动转换操作时，程序沿着“是”路径从决定块704进行到功能块708，以便测试第一MSB。随后程序进入决定块710以便确定数字比较器的输出是否为真。如果为真，则表示已经达到决定，并且随后程序沿着“是”路径进入功能块712，在此异常终止转换周期。如果不为真，则程序沿着“否”路径进入决定块714来确定这是否是要测试的最后位，这表示如果结果也已经确定，程序将沿着“是”路径进入异常终止功能块712。然而，如果激活异常终止特性时，既不是真比较，也不是待测试的最后位，则程序将沿着“否”路径从决定块714进入功能块716来等待对下一位的测试。随后，程序返回决定块710的输入，再次测试比较器的输出，以便确定下一位是否已经得到真比较。当进行真比较或者测试了要确定的最后位时，程序进入异常终止功能块712。注意，当选择异常终止特性时，测试永远不会超过需要测试的最小位。

在允许调整SAR的位分辨率的模式中也使用异常终止特性。在此模式下，在CPU生成对ACD的中断信号之前的测试长度被固定，使得存在自动异常终止。另外，还在ADC中提供计数器，通过转换时钟递增所述计数器以便较早终止转换周期，并且表示已经准备好进行下一转换周期，并且以便开始追踪。在此方式下，仅通过控制比较器的配置来改变位分辨率。另外，可改变位分辨率以便提供给第一操作，所述第一操作持续进行直到超过阈值。此时，生成中断，并且CPU可能重新配置比较器，以便设置新分辨率和阈值。这样允许动态地改变待实现ADC的位分辨率，其中能够响应于各种预定条件改变所述位分辨率。

现在参照图8，图8例示出混合信号多处理器单元中的ADC的操作的另一特性。CPU操作具有与其相关联的多样时钟，这些时钟是独立时钟生成器，用于允许CPU以针对电力消耗和其它考虑的不同频率进行操作。具体地，图8用于例示出低频率时钟和高频率时钟。然而，应该理解，可提供多个其它时钟，这些时钟或者由高频率时钟生成或者由独立时钟生成器提供。多个时钟的目的是允许处理器以低频率时钟进行运转，由此显著减少电力消耗。例如，高时钟频率以20-25MHz之间的频率运转，低频率时钟以大约32KHz的频率运转。一般，32KHz时钟具有与其相关联的晶体，反之高频率时钟可以是精密振荡器，并且无需晶体即可运转，但其也可是受晶体控制的振荡器。另外，虽然将时钟输入例示为从芯片上振荡器生成，但这些时钟也可在芯片外部生成。

复用器802通过所例示的方式，可操作地选择多个时钟信号之一作为对CPU 102的输入。然而，这表示可编程振荡器功能或者其与独立振荡器的组合。在线804上输入的是系统时钟SYSCLK。这是复用器802的一个输出。复用器802接收多个时钟信号CK0，CK1，...，CKN作为输入。输出804包括一个输出，而第二输出806提供用来驱动ADC 128。ADC用于接收输入130上的模拟信号，所述输入130是经由复用器134从线136上的多个输入中选择的输入。这样将数字输出提供到数字总线808上。数字输出808允许数据从ADC 128转发到CPU 102，以便对该数据进行处理。

CPU 102以SYSCLK的时钟输率处理指令。CPU 102周期性地根据其中的编程指令从控制线810向ADC 128输出转换请求，使得独立运转的ADC 128可将模拟输入上的模拟值转换为作为数字数据的数字值。CPU 102还向ADC 128提供配置信息，并且还将选择输入信号提供给模拟复用器134。因此，ADC 128将连接到模拟输入线136之一，以便在追踪模式期间在其上采样模拟值，并且随后利用SAR数据转换算法对该ADC中的采样模拟信息进行处理。如上所述，此SAR转换算法需要多个内部时钟的转换时钟来确定所得数字值的位值。因此，如果ADC具有n位的分辨率，则要求执行n次n位测试，需要至少n个时钟的转换时钟来完成数据转换操作。此后，转换的结果，即所得数字值将被转发到内部寄存器以便传送到数字总线808。如上所述，复用器802可操作地输出时钟信号以便在转换操作过程中，利用更高频率转换时钟对ADC 128独立地进行时钟控制，以便在非常短的时段内，在一个实施例中是在SYSCLK的单个时钟周期内完成转换操作。这提供了多个益处。首先，ADC 128在非转换操作期间的功率下降，使得其利用更少的电力。第二，结果在较早的时刻即可获得。例如，转换请求可能要求多处理器芯片具有可操作地接收模拟输入线136上的八个模拟输入值的模拟复用器134。在此情况下，转换请求可启动如下操作，其中，在针对每个模拟输入线的每个转换周期的结束时，将选择输入线136上的对复用器135的下一模拟输入，或者每个转换请求可以与要求每个转换请求的单个模拟输入相关联，以便配置用于该转换请求的复用器134。因此，可在显著缩短的时段内获得来自全部八条模拟线136的模拟信息。第三个益处是噪声管理，这是由于整个子时钟控制操作可发生在SYSCLK的一个时钟周期内。由于转换时钟的全部边沿发生在不与操作处理系统的数字部分的SYSCLK的时钟边沿交叠的时刻，使得数字系统操作产生的任何噪声不会干扰模拟采样操作。

现在参照图9，图9例示出用于子时钟控制操作的定时图。由于芯片的处理部分基于SYSCLK运转，所以与SYSCLK的上升沿902同步地启动转换操作。在边沿904处利用信号CNVST启动转换开始操作。当CNVST在边沿906处下降时，在边沿908处START信号上升。这对应于追踪信号，其在对模拟信号进行高频采样时，在边沿910处下降。这基本上将采样模拟信号锁定到开关电容器输入。此后，激活高速时钟，ADC CLK，表示通过此时钟信号作为转换时钟对ADC 

128进行时钟控制，这是在边沿912。随后在完全断开和接通电源操作的事件中，使得ADC CLK稳定，随后在BUSY信号在边沿914升为高电平。此后，在边沿916处利用ADC CLK启动SAR转换操作。当SAR转换操作完成时，如边沿918所示，不再需要ADC CLK信号，并且ADC CLK信号在边沿920处变低，表示高速时钟断电或者断开，虽然其仍然保持操作模式。BUSY信号在边沿924处变低，并且TRACK信号在边沿926处变高以便对下一模拟输入信号进行采样。

当SAR转换操作完成时，将数字结果转发到输出数据寄存器。所述数据仍然保留在此输出数据寄存器中，直到CPU 102准备好检索该结果，所述CPU 102以SYCLK速率运转。ADC 128的操作对于CPU 102的操作是完全透明的。在图9所示的实施例中，将SYSCLK表示为处于比ADC CLK实质上更低的频率，但在其中利用20MHz信号对ADC 128进行时钟控制并且SYSCLK是32MHz信号的一个实施例中，差别超过500X。因此，整个转换操作或者多个转换操作可仅在单个周期SYSCLK的一部分内实现。同样，将与通过CPU进行的数据的数字处理相关联的噪声与SAR转换操作隔绝开。

现在参照图10，图10例示出图9的实施例的更详细定时图，例示出SAR转换操作。在此实施例中，可见START信号在边沿904处变高。(应该理解，在各种定时图中没有详述所考虑的大量内部延迟，但所述延迟是保证正确操作所必需的)一旦TRACK信号在边沿910处变低，则启动ADC CLK信号。虽然不是必需的，但能够使得ADC高频率时钟达到速度。针对此操作将提供一定量的延迟1002。在三个时钟周期之后，在简化示例中，将在高频率时钟的时钟边沿1004处启动SAR转换操作。这导致在时钟周期1006期间对MSB进行测试，接着对剩余位10，9，...，0进行测试。在转换周期结束时，在边沿1008处，完成转换操作，这都发生在少于半个的SYSCLK周期内。随后将数据转发到其中配置为响应于转换请求仅发生单个转换的输出数据寄存器。以高频率ADC转换时钟ADC CLK的高频率速率进行全部的数据转发、SAR转换操作等。由于混合信号设备用于以高频率运转，所以其全部部件能够以这些高频率运转。例如，虽然低时钟频率可能与32KHz一样低，但传统ADC的采样频率是200KHz并且SAR时钟能够并且将以高得多的频率运转。因此，可见当将系统时钟配置为低频率运转时，与系统时钟SYSCLK以较低频率在ADC中运转相比，通过提供具有实质上高于系统时钟SYSCLK频率的频率的SAR转换时钟，可显著增加ADC的吞吐量。

现在参照图11，图11例示出上文参照图2描述的ADC 128的内部操作的更详细框图。SAR逻辑块212具有与其相关联的SAR控制器1102和SAR寄存器1104。SAR控制器1102用于接收比较器208的输出，接着根据SAR转换算法(传统数据转换算法)调整SAR寄存器1104的数字输出，以输入到DAC 210。SAR寄存器1104中存储的最终数字值表示在转换周期结束时的转换数字值。这也是在数字总线214上提供给DAC 210的在后续逼近操作中使用的输出。总线214在本实施例中与FIFO 1106相连接以便在其中存储数据。通常，这是保持寄存器或者数据输出寄存器。此FIFO 1106用于与数据总线808相连接，使得CPU 102可对其进行访问，数据总线808是系统数据总线。FIFO 1106提供弹性数据存储位置，这样使得对其输入数据的速率快于从其提取数据的速率。虽然，将FIFO描述为弹性存储设备，但也可利用随机访问存储器(RAM)。

通过SAR控制器1102对FIFO 1106进行控制。可通过配置寄存器1108对SAR寄存器和SAR控制器1104进行配置，使得可响应于单个转换请求提取多个采样。此转换请求可以是来自CPU 102的转换请求，或者其能够响应于SAR控制器1102中的内部定时器，所述内部定时器促使在预定时刻对数据进行采样。

当被配置为在转换操作期间，响应于转换请求进行多次抽样时，生成数据的速率将快于CPU 102通过数据总线808从ADC 128提取该数据的速率。因此，当CPU 102生成转换请求时，数据将在SYSCLK的下一时钟边沿很早之前生成。由于CPU 102根据提取速率不快于SYSCLK速率的指令进行操作，所以此数据必需经过CPU的多个时钟周期来提取。因此作为弹性存储缓冲器的FIFO 1106(或者RAM)能够比CPU 102提取该数据更快地生成此信息。

现在参照图12，图12例示出重复功能的定时图，所述重复功能是允许在通过CPU 102生成转换请求之后发生多个转换的功能。在边沿1202处接收转换开始请求，并且这导致TRACK信号在边沿1204处变低并且高频率时钟在边沿1206处有效。这将在边沿1208处启动将在边沿1210处完成的第一SAR转换操作。随后在此操作中将此数据转换为数据D0。高频率时钟随后根据功率节约要求在边沿1214处关闭，或者在此时间期间维持不变。TRACK信号随后在边沿1212处变高以便针对追踪前操作中的预定时间量，重新完成对另一模拟信号的采样。在此采样期间不需要高频率时钟，因此可关闭。在对相关联模拟输入线上的新数据进行采样之后，TRACK信号将在边沿1216处再次变低，并且高频率时钟信号将在边沿1218处再次有效。这将在边沿1220处开始第二SAR转换操作，从而得到时间1222处的数据，将所述数据作为数据D1转发。将这些数据输出的每一个存储在FIFO1106中的独立位置处，其中针对每一次SAR转换操作，写指针将递增。注意，为了以高频率时钟启动多个转换状态机操作，仅需要边沿1202处的单个转换请求。另外，虽然例示为存储在FIFO 1106中，但实际上可以利用包含在ADC中并且作为ADC的一部分的组合逻辑处理数据，所述组合逻辑允许对数据进行处理以便提供例如其平均值。这将需要累加器和逻辑来执行移位。因此，将各个值与在先值对求和，然后在全部转换操作结束时，取其平均值，或者可以取滑动平均值。另选地，可利用累加器来累加和，并且随后利用处理器执行求平均值操作。这将仅需要单个寄存器来存储和输出数据。当然，在子时钟控制操作期间，也可与此结合地实施上文提到的异常终止特性。

现在参照图13，图13例示出追踪后操作的定时图，其中当接收到转换START请求时对ADC通电，使得在启动转换操作之前需要一定延迟。利用边沿1302处的SYSCK信号的上升沿启动初始操作，其中CNVST信号在沿1304处升高。START信号在边沿1308处升高，并且通电信号PUP在边沿1310处升高。在此期间，例示出高频率时钟可操作。然而，应该理解，高频率时钟此时不与其它电路相连接，这样与那些与低频率时钟操作相关联的电路相比，只有与高频率时钟相关联的电路可提取较高功率。

在通电期间，对ADC 128通电并且启动高频率时钟。高频率时钟需要一定时间量才能达到良好运转的操作速度，但ADC需要更长时间来“调整”。在此提供一定时间段1312，所述时段1312被例示为高频率时钟的多个时钟周期，例如四个或者更多。当生成通电信号时，ADC重置功能自动将TRACK升高，但存在如下时间段，即为了具有有效采样，模拟输入信号必需存在。为了确保存在充足的采样时间量，利用追踪后特性来“迫使”TRACK信号升高预定最小时间量。在由内部计数器限定的调整时段1312之后，启动追踪后定时器/计数器。此定时器/计数器将转换操作的启动延迟五个高频率时钟周期，这依赖于寄存器值。此后，TRACK变低并且开始转换操作。

现在参照图14，图14例示出比图8更简化的图。在此实施例中，仅提供两个时钟，线1402上的32KHz时钟和通过高频率时钟生成器1406生成的线1404上的高频率时钟。将32KHz时钟和高频率时钟输入到在线1410上具有一个输出的复用器1408的两个输入。这是针对CPU 102的SYSCLK输出。另外，将复用器1408的输出输入到ADC复用器1416的一个输入，ADC复用器1416的另一输入连接到高频率时钟线1404。ADC复用器1416用于在SYSCLK信号或者高频率时钟输入之间进行选择，使得系统1414能够以与ADC 128的时钟相独立的时钟进行操作。复用器1416向ADC128提供时钟输入。

现在参照图15a-15c，图15a-15c例示出ADC寄存器的图，所述ADC寄存器是追踪寄存器ADC0TK、配置寄存器ADC0CF、以及控制寄存器ADC0CN，其中“0”表示在集成电路上可提供多于一个的ADC。具体参照图15a，ADC0TK寄存器具有与其相关联的位数。提供四位用于ADC脉冲通电时间(ADCPWR)。此字段控制ADC脉冲转换期间的通电时间。在发生第一转换之前，使ADC使能最少200nsec。提供单个位用于ADC追踪前使能操作(PRETRK)。当设置时，ADC在转换之间连续地追踪。提供单个位用于ADC追踪后使能操作(POSTTRK)，当设置时，其将控制ADC以在各个转换启动与转换开始之间追踪2^*(ADCTM+1)/ADC CLK。ADC追踪时间(ADCTM)是两位字段，其控制如上所述的追踪后时间。

图15b的配置寄存器控制系统的基本配置。提供五位用于ADC时钟速率控制(ADCSC)，此字段控制ADC的采样时钟速率。FCLK是当未选择脉冲使能时的当前系统时钟，并且当选择脉冲使能时为最大值25MHz。提供两位用于ADC重复计数(ADCRPT)，此为控制在ADC中断之间或者在ADC转换脉冲期间发生的转换次数的字段。注意，在转换结束之后，设置中断标记，但当转换重复计数不是“1”时，仅在最后转换之后设置中断。ADC校准使能(CALEN)是对ADC校准模式进行使能的使能位。在此不描述此特性。

参照图15c的寄存器，控制位提供各种控制功能。存在对ADC进行使能的单个ADC使能位(ADCEN)。提供使得ADC能够进行脉冲转换的单个ADC脉冲模式使能(BURSTEN)。在脉冲模式中，如上所述，ADC根据所公开实施例中的20MHz的内部高频振荡器进行操作。基于每个转换开始信号，对ADC进行使能并且允许ADC稳定200nsec^*ADCPWR，使得通电时间以200nsec的增量递增。然后执行一个或者更多个转换(基于ADCRPT的值)，并且ADC断电。如果还设置ADCEN，则跳过通电和断电操作。如果ADCEN＝0，则将针对追踪后对ADC进行配置。另外，可使用追踪前或者追踪后。ADC转换完成中断(ADCINT)位提供在每个转换结束时设置的中断标记。如果转换重复计数(ADCRPT)不是“1”，则仅在最后一次转换之后设置中断。当ADCCM＝0启动转换序列时，将ADC忙(ADBUSY)位写入ADBUSY。ADBUSY(＝1)的读取表示转换正在进行的时刻。ADC窗口比较中断(ADWINT)提供在转换结束时设置的中断标记，其满足中断特性的窗口比较条件(或者其它正常比较)。如果转换重复计数(ADCRTP)不是“1”，则仅在最后一次转换之后设置中断。ADC结果调整位(ADRJUST)被设置成当为“0”时，ADC结果是向右对齐，否则该结果向左对齐。ADC转换开始源(ADCCM)提供设置转换源的字段。

现在参照图16，图16例示出在块1602处启动的子时钟控制特性的流程图。程序随后进入决定块1604来确定是否已经接收到转换请求。如上所述，此转换请求可响应于外部CNVST信号的外部上升沿，或者响应于组成内部请求或者写入ADBUSY的定时器溢出。当接收到转换请求时，程序进入决定块1606来确定是否设置了BUSY标记，所述BUSY标记表示不能处理转换请求，并且所述转换请求将被忽略。当系统准备好处理请求时，程序沿着“否”路径从决定块1606进入决定块1608，来确定是否已经选择通电特性。如果是，则表示在转换操作期间对ADC通电了，并且程序沿着“是”路径进入功能块1610，来对ADC施加电力，并且随后进入功能块1612来允许在启动追踪之后，在转换之前流逝掉一定时间量，来对模拟值进行采样，如决定块1614所示。当已经经过适当延迟量时，程序进入功能块1622来以高频率时钟速率运转SAR转换算法，这是通过CPU 102于在先启动操作中选择的。如决定块1624所示，程序将停留在SAR转换算法直到完成，此时，程序沿着“是”路径从此处进入功能块1628以便转发数据并且随后设置中断位。随后程序进入决定块1630，以确定是否要执行断电操作，这是如果选择通电特性才出现的模式。如果是，则程序沿着“是”路径进入功能块1632，以便从ADC去除电力，随后进入返回块1634。如果尚未选择断电特性，则程序从决定块1632进入返回块1634。

现在参照图17，图17例示出描述一转换请求中的多个转换操作的流程图。程序在块1702处开始并且随后进入决定块1704以便确定是否已经接收到转换请求。在作为此流程图的对象的高频率模式中，程序随后进入SAR转换块1706以便以高频率时钟速率执行SAR转换操作。这与针对图16的流程图所述的操作类似。程序随后进入决定块1708来确定是否完成SAR转换。当完成时，程序沿着“是”路径进入决定块1710，以确定是否选择了BURST_EN功能。如果选择了，则程序随后进入决定块1714以确定是否要对在先收集的任何数据进行处理。如果是，则程序沿着“是”路径进入功能块1716，以便对此数据进行处理。此处理可能保持与在先值的流动平均值。如果不需进行处理，则程序沿着“否”路径进入功能块1718，以便在FIFO(或者RAM)中存储数据。然而，如果进行了处理，则流程图将从块1716进入块1720来存储数据，并且程序将流入决定块1722以便确定是否完成了重复操作，即，使得全部转换在单个转换请求周期内发生。如果否，则程序将沿着“否”路径返回到SAR转换块1706的输入，以便重复操作直到完成，此时程序将沿着“是”路径从决定块1722进行到返回块1724。注意，模拟输入信号的追踪将在此时间期间内持续。

现在参照图18，图18例示出SAR控制器1102和SAR寄存器1104的逻辑图。提供SAR位控制寄存器1802，其在功能上等同于图6的“SAR位寄存器”。这提供顺序通过这些寄存器的位，该位表示正在测试SAR操作的哪个位。最初，存在信号SAR BIT，所述信号SARBIT被输入到寄存器1802，并且在ADC时钟的上升沿升高。寄存器1802由ADC时钟进行时钟控制，并且利用CLR信号复位。其第一输出是正在被测试的MSB位，SAR_BIT<11>。被测试的每个连续位提供了对应的输出，只有其中之一在任何给定时间内是高频率。寄存器1802的输出的每一个被输入到受时钟控制的锁存器1806。该受时钟控制的锁存器在ADC时钟的每个上升沿处可操作，以便在比较器输出表示正比较或者表示正被测试的位的位值保持高(例如其为“保持”位)时，对所述比较器的相关输出进行锁存。当该输出被锁存时，随后对寄存器1802进行时钟控制，以便检测下一位。在操作中，利用更新的时钟锁存器1806的相关输出，SAR BIT在对第一寄存器1802的输入上、在ADC时钟的第一上升沿处升高，以便启动转换操作并且测试MSB，并且在ADC时钟的下一上升沿处，SAR BIT取低并且测试第二MSB等等。由此，此经时钟控制的锁存器提供SAR寄存器的基本功能，也就是，其历史方面。

寄存器1802的每个输出是对相关联的多个输入OR门1810的一个输入的输入，并且时钟锁存器的相关联输出的每一个都连接到所述相关联的多个输入OR门1810的另一输入。用于被测试位的每一个的OR门1810的每一个的输出连接到总线1812。因此，只要正在测试位，这都将迫使相关联OR门1810的输出变高，并且当完成测试时，如果测试为“1”则迫使锁存值变高，并且如果测试为“0”则迫使锁存值变低。因此，对于每个ADC时钟上升沿，不仅当前被测试位会变高，而且在先被测试位将保持高。将此通过总线214提供给ADC 210，所述总线214与总线1812相同。另外，将总线1812输入到提供图2中的复用器216的功能的并行/串行转换器1814。所述并行/串行转换器1814提供线1818上的串行数据输出。下文将对此进行更详细地描述。

为了提供针对CPU 102的输出，提供第二寄存器1820。寄存器1812具有针对每个被测试位的相关联位。利用寄存器1820的连接到LOAD信号的时钟输入和寄存器1820的连接到SAR复位信号的复位输入，寄存器1820的每个输入在总线1812上与所述相关联的位相连接。寄存器1820的每个输出连接到总线1824的各个线，所述各个线随后连接到输出寄存器1826以便与总线808相连接。

与SAR BIT<0>相关联的寄存器1802的输出被输入到SAR溢出寄存器触发器1830，有三个触发器1830。这使得经过寄存器1802的SAR位被延迟，从而可以从其得到控制信号。第一触发器1830的输出SOR<1>位被输入到触发器1832的D输入，所述触发器1832由ADC_CLK的反转进行时钟控制，使得在ADC_CLK的下降沿上发生输出以便提供LOAD信号。因此，比最后一次测试SAR BIT<0>晚1.5个时钟周期提供LOAD信号。复位输入连接到OR门1834的输出，并且所述OR门1834的一个输入连接到第二寄存器1830的输出SOR<2>输出，并且OR门1834的另一输入连接到CLR信号。

现在参照图19，图9例示出并串转换器1814、复用器216的逻辑图。利用多个驱动器1902配置此结构，每个驱动器1902的输入连接到对于12位ADC的总线1812的输出位：SAR<11>，SAR<10>，...SAR<0>之一。利用测试位SAR BIT<10>测试位选择或者选通与SAR<11>相关联的驱动器1902，该测试位是由触发器1802的与第二触发器1802相关联的Q输出进行输出的。这样，当正在测试下一较低位时，正在输出前一位。驱动器1902的最后一个接收输入SAR<0>，即LSB，并且通过第一触发器1830(SAR溢出寄存器)的输出：位SOR<1>进行选通。这样，在输出线1818上提供了在当前被测试位之前测试的在先位。

现在参照图20，图20例示出其中提供多个FIFO 2002的另选实施例，所述多个FIFO 2002的每一个与多个模拟输入相关联，在所公开的实施例中存在八个模拟输入。因此，有FIFO<7>，FIFO<6>，...FIFO<0>。FIFO 2002中的每一个的输出与输出总线808相连接。SAR逻辑块212用于使得在响应于转换请求的转换操作期间对每个输入测试一次或者多次。因此，在所公开的实施例中，SAR逻辑块212将控制模拟复用器134，以选择八个模拟输入线136之一。此操作可以两种方式进行。第一种，每个FIFO可具有多个存储位置，选择相关联的模拟输入线，随后对其上的数据顺次执行多个转换，接着将数据存储在所述存储位置，并且随后复用器转到下一模拟输入线，随后填充下一FIFO 2002。另选地，模拟复用器可按照如下方式操作，即第一转换结果基于第一模拟输入线，随后复用器转到下一模拟输入线，进行数据采样、转换并且存储在下一FIFO 2002。

现在参照图21，例示出用于参照图20描述的第二操作的定时图。转换开始信号在上升边沿2102处开始，并且随后在边沿2104处启动通电信号。接着在边缘2106处激活ADC时钟，并且激活追踪信号，以便随后对所选线上的数据进行采样。在边沿2108处开始第一转换的转换操作，其中追踪信号变低，并且随后在用于第一转换的边沿2110处开始转换。此转换与第一模拟输入线和存储在针对位<7>的第一FIFO中的结果相关联。这将在转换操作在边沿2112处完成之后发生。随后，追踪信号在边沿2114处再次升高，并且对模拟复用器134进行控制以便选择待采样的下一模拟输入线。这将导致在不需要CPU 102提供另一转换开始请求的情况下，以高频率速率连续执行模拟输入数据的转换；事实上，整个转换操作将在少于单个SYSCLK时钟周期内完成。这使得可以对每个FIFO 2002进行填充，并且CPU 102仅需要访问数据总线808和FIFO 2002的内容，这些FIFO 2002需要某种类型的使能和读指针控制，这些是传统电路因此未示出。

虽然详细描述了优选实施例，但应该理解，可在不脱离权利要求限定的本发明的精神和范围的情况下，进行各种改变，替换和另选。

Claims (40)

1.一种用于对逐次逼近寄存器模拟数字转换器的操作进行时钟控制的方法，所述方法包括如下步骤：

提供低频率时钟和高频率时钟；

使用低频率时钟在追踪阶段期间对模拟输入电压进行追踪，以便对模拟输入电压的值进行采样；

启动参考了低频率时钟的边沿的转换周期；

在转换周期期间，在转换操作中转换采样数据，所述转换操作需要多个转换时钟周期；以及

在转换周期期间，利用高频率时钟作为转换时钟，对转换操作的至少一部分的定时进行控制。

2.根据权利要求1所述的方法，其中对转换操作的所述至少一部分的定时进行控制的步骤包括：在转换周期期间，利用高频率时钟，将转换操作的所述至少一部分的定时控制为在时间上接近启动步骤。

3.根据权利要求1所述的方法，其中所述转换操作的至少一部分包括全部的转换操作。

4.根据权利要求1所述的方法，其中逐次逼近寄存器模拟数字转换器具有n位分辨率并且所述转换操作包括如下步骤：

在转换操作期间测试n位的每一位，以便确定其逻辑状态，测试的定时通过转换时钟来确定，该转换时钟用于生成转换时钟周期；以及

在控制步骤中，针对所述转换操作的所述至少一部分，根据高频率时钟生成转换时钟，

其中所述追踪操作包括如下步骤：

在追踪阶段期间，根据低频率时钟生成转换时钟。

5.根据权利要求4所述的方法，其中，根据高频率时钟生成转换时钟的步骤包括：仅在所述转换操作的所述至少一部分期间生成转换时钟。

6.根据权利要求4所述的方法，其中，所述转换操作的所述至少一部分的定时不包括测试所有n位的时间。

7.根据权利要求4所述的方法，其中，所述转换操作的所述至少一部分的定时包括测试所有n位的时间。

8.根据权利要求1所述的方法，其中启动步骤是对通过处理单元生成的转换启动信号的生成的响应。

9.根据权利要求8所述的方法，其中处理单元根据低频率时钟进行操作，并且在对所述转换操作的至少一部分的定时进行控制的步骤中，所述处理单元持续以低频率时钟进行操作。

10.根据权利要求1所述的方法，其中，逐次逼近寄存器模拟数字转换器以通电模式和断电模式操作，当在断电模式中时，进一步包括如下步骤：

以低功率模式对逐次逼近寄存器模拟数字转换器进行操作；

接收通电信号，并且响应于所接收的通电信号：

对所述逐次逼近寄存器模拟数字转换器施加电力，

启动所述追踪操作，将转换周期的开始延迟预定的延迟，以便使得逐次逼近寄存器模拟数字转换器稳定，以及

在转换周期结束后，去除对逐次逼近寄存器模拟数字转换器的供电。

11.根据权利要求10所述的方法，所述方法进一步包括引入已知可编程延迟量，以便迫使追踪操作持续所述可编程延迟量，并且将所述转换周期的开始延迟所述可编程延迟量。

12.一种操作混合信号处理系统中的逐次逼近寄存器模拟数字转换器的方法，所述方法包括如下步骤：

以第一且低频率时钟操作数字处理部分；

生成转换请求以便指示逐次逼近寄存器模拟数字转换器启动转换操作；

响应于转换请求的生成，以第一且低频率时钟在追踪阶段操作逐次逼近寄存器模拟数字转换器，以追踪模拟输入上的模拟值；

响应于转换请求的生成，在转换操作中以第二且高频率时钟操作逐次逼近寄存器模拟数字转换器，以便在逐次逼近寄存器转换周期中，将模拟输入上的模拟值转换成数字值，所述第二且高频率时钟具有高于所述低频率时钟的频率的时钟频率；

存储所得数字值以便通过数字处理部分对其进行处理；以及

在存储所得数字值之后，通过数字处理部分对所得数字值进行处理。

13.根据权利要求12所述的方法，其中，所述转换操作是在所述低频率时钟的单个周期内完成的。

14.根据权利要求12所述的方法，其中，

在数据转换操作中操作逐次逼近寄存器模拟数字转换器的步骤包括：响应于所述转换请求的生成，以第二且高频率时钟在多个数据转换操作中对逐次逼近寄存器模拟数字转换器进行操作，以便将至少一个模拟输入上的模拟值在相关联逐次逼近寄存器转换周期内分别转换成多个对应数字值；

存储步骤用于存储所得数字值的表示；并且

处理步骤用于对所得数字值的表示进行处理。

15.根据权利要求14所述的方法，其中存储步骤用于独立存储所得数字值中的每一个。

16.根据权利要求14所述的方法，其中，存储步骤用于将所得数字值的累加数字值存储为单个值。

17.根据权利要求16所述的方法，其中，所得数字值都与单个模拟输入相关。

18.根据权利要求17所述的方法，其中，通过数字处理部分进行处理的步骤用于确定所述累加数字值的平均值。

19.根据权利要求14所述的方法，其中，提供了多个模拟输入，每个模拟输入用于接收分离的模拟信号，并且所述方法进一步包括选择步骤，所述选择步骤利用复用器选择所述多个模拟输入中的若干个来与逐次逼近寄存器模拟数字转换器相连接，以便由此响应于所述转换请求的生成执行每个数据转换操作。

20.根据权利要求14所述的方法，其中在所述低频率时钟的一个周期内完成所有数据转换操作。

21.一种包括逐次逼近寄存器模拟数字转换器的处理系统，包括：

低频率时钟和高频率时钟；

采样设备，用于使用低频率时钟在追踪阶段期间追踪模拟输入电压以对模拟输入电压的值进行采样；

转换引擎，用于启动参考了所述低频率时钟的边沿的转换周期；

所述转换引擎在转换周期内，在转换操作中对采样数据进行转换，该转换操作需要多个转换时钟周期；以及

定时引擎，用于利用高频率时钟作为转换时钟，控制转换周期期间的转换操作的至少一部分的定时。

22.根据权利要求21所述的系统，其中，所述定时引擎用于在所述转换周期期间利用所述高频率时钟，来将所述转换操作的所述至少一部分的定时控制为在时间上接近于所述转换引擎启动所述转换周期的操作。

23.根据权利要求21所述的系统，其中，所述转换操作的所述至少一部分包括所有转换操作。

24.根据权利要求21所述的处理系统，其中，逐次逼近寄存器模拟数字转换器具有n位分辨率并且所述转换引擎包括：

位测试器，其用于在转换操作期间测试所述n位中的每一位，以便确定所述位的逻辑状态，测试的定时是通过转换时钟来确定的，所述转换时钟用于生成转换时钟周期；并且

所述定时引擎用于根据所述高频率时钟，针对所述转换操作的所述至少一部分生成转换时钟，

其中所述采样设备用于在追踪阶段期间根据低频率时钟生成转换时钟。

25.根据权利要求24所述的处理系统，其中，所述定时引擎用于仅在所述转换操作的所述至少一部分期间生成所述转换时钟。

26.根据权利要求24所述的处理系统，其中，所述转换操作的所述至少一部分的定时不包括对所有n位进行测试的时间。

27.根据权利要求24所述的处理系统，其中，所述转换操作的所述至少一部分的定时包括测试所有n位的时间。

28.根据权利要求21所述的处理系统，其中，所述转换引擎用于响应于通过处理单元生成的转换启动信号的生成，启动所述转换操作。

29.根据权利要求28所述的处理系统，其中，所述处理单元根据所述低频率时钟，并且在通过所述定时引擎对所述转换操作的至少一部分的定时进行控制的过程中进行操作，所述处理单元以所述低频率时钟持续进行操作。

30.根据权利要求21所述的处理系统，其中，所述逐次逼近寄存器模拟数字转换器在通电模式中和断电模式中操作，当在断电模式中时，所述转换引擎用于执行如下步骤：

以低功率模式运转逐次逼近寄存器模拟数字转换器；

接收通电信号，并且响应于所接收的通电信号：

对所述逐次逼近寄存器模拟数字转换器施加电力，

启动所述追踪操作，

将所述转换周期的开始延迟预定延迟，以便使得所述逐次逼近寄存器模拟数字转换器稳定，以及

在所述转换周期结束之后，去除对所述逐次逼近寄存器模拟数字转换器的供电。

31.根据权利要求30所述的处理系统，进一步包括延迟块，其用于引入已知可编程延迟量，以便迫使所述追踪操作持续所述可编程延迟量，并且使得所述转换周期的开始延迟所述可编程延迟量。

32.一种用于对逐次逼近寄存器模拟数字转换器的操作进行控制的混合信号处理系统，包括：

数字处理部分；

第一且低频率时钟，其用于操作所述数字处理部分；

第二且高频率时钟，其具有比所述低频率时钟的频率高的时钟频率，

所述数字处理部分生成转换请求，以便指示所述逐次逼近寄存器模拟数字转换器启动转换操作；

转换引擎，其用于响应于所述转换请求的生成，以第一且低频率时钟在追踪阶段操作逐次逼近寄存器模拟数字转换器，以追踪模拟输入上的模拟值，并且在逐次逼近寄存器转换周期中，在转换操作中，以所述第二且高频率时钟对所述逐次逼近寄存器模拟数字转换器进行操作以便将模拟输入上的模拟值转换成数字值；

存储器，其用于存储待通过所述数字处理部分处理的所得数字值；以及

在所得数字值被存储在所述存储器中之后，所述数字处理部分对所得数字值进行处理。

33.根据权利要求32所述的处理系统，其中，所述转换操作在所述低频率时钟的单个周期内完成。

34.根据权利要求32所述的处理系统，其中：

所述转换引擎响应于所述转换请求的生成，以所述第二且高频率时钟在多个数据转换操作中对逐次逼近寄存器模拟数字转换器进行操作，以便将至少一个模拟输入上的模拟值在相关联逐次逼近寄存器转换周期中分别转换成多个对应数字值；

所述存储器用于存储所得数字值的表示；并且

所述数字处理部分用于对所述所得数字值的表示进行处理。

35.根据权利要求34所述的处理系统，其中所述存储器用于独立地存储所得数字值中的每一个。

36.根据权利要求34所述的处理系统，其中所述存储器用于将所得数字值的累加数字值存储为单个值。

37.根据权利要求36所述的处理系统，其中，所有所得数字值都与单个模拟输入相关。

38.根据权利要求37所述的处理系统，其中，所述数字处理部分用于确定所述累加数字值的平均值。

39.根据权利要求34所述的处理系统，其中，提供有多个模拟输入，每一个都用于接收独立模拟信号，并且所述处理系统进一步包括复用器，其用于选择所述模拟输入中的若干个来与所述逐次逼近寄存器模拟数字转换器相连接，以便响应于转换请求的生成，通过所述转换引擎，执行数据转换操作中的每一个。

40.根据权利要求34所述的处理系统，其中，所有数据转换操作在低频率时钟的一个周期内完成。

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