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CN1612482A - 延迟锁定回路及其时钟产生方法 - Google Patents

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CN1612482A
CN1612482A CNA2004100864503A CN200410086450A CN1612482A CN 1612482 A CN1612482 A CN 1612482A CN A2004100864503 A CNA2004100864503 A CN A2004100864503A CN 200410086450 A CN200410086450 A CN 200410086450A CN 1612482 A CN1612482 A CN 1612482A
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Abstract

一种用于校正一时钟信号的占空的半导体存储器件，包括：第一时钟缓冲器，通过该第一时钟缓冲器的一非反相端接收一外部时钟信号以及通过该第一时钟缓冲器的一反相端接收一外部时钟限制信号，以输出第一时钟输入信号；第二时钟缓冲器，通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，以输出第二时钟输入信号；以及延迟锁定回路，接收该第一时钟输入信号和该第二时钟输入信号，以产生占空校正时钟信号。

Description

延迟锁定回路及其时钟产生方法
技术领域
本发明涉及一种延迟锁定回路(delay locked loop，LLP)，尤其涉及一种用于补偿介于内部时钟信号与外部时钟信号之间的偏差(skew)以及用于校正占空错误(duty error)的装置及方法。
背景技术
一般说来，延迟锁定回路应用于同步半导体存储器件以将内部时钟信号与外部时钟信号同步，在该同步半导体存储器件中，诸如读取操作以及写入操作等数据存取操作以同步于该外部时钟信号的上升沿和下降沿的方式而被执行。
由于当该外部时钟信号被输入至该同步半导体存储器件时会有一时间延迟，该延迟锁定回路便被用于通过补偿介于该内部时钟信号与该外部时钟信号之间的时间延迟来将该内部时钟信号与外部时钟信号同步。
然而，在双数据速率(double data rate，DDR)的同步半导体存储器件中，该数据存取操作被执行于该内部时钟信号的一上升沿和一下降沿上，因此，该内部时钟信号需要具有50％的占空比(duty ratio)。
用于补偿介于该内部时钟信号与该外部时钟信号之间的时钟偏差以及用于校正占空比的该延迟锁定回路的各种技术在市面上已相当风行了。
举例来说，在Jong-Tae Kwak所著的”Low Cost High PerformanceRegister-Controlled Digital DLL for 1Gbps x32 DDR SDRAM”，SOVC(超大规模集成电路论文集)(2003年6月9日)一文中，即揭露一种延迟锁定回路，其使用两条延迟线通过延迟该外部时钟信号而校正该时钟偏差及该占空比。
在此作为参考引用的属于同一申请人的共同待批的2002年12月30日提交的“DIGITAL DLL APPARATUS FOR CORRECTING DUTY CYCLE ANDMETHOD THEREOF”的美国专利申请第10/331412号中，揭露一种传统的延迟锁定回路，图1所示为其框图。
如图所示，该传统的延迟锁定回路包括一缓冲器110、一延迟线单元120、一占空错误控制器130，第一延迟模块单元140、第一直接相位检测器150、第二延迟模块单元160以及第二直接相位检测器170。
缓冲器110接收一外部时钟信号ext_clk，并产生第一内部时钟信号，该第一内部时钟信号会激活(activate)于该第一内部时钟信号的沿，该第一内部时钟信号被输入至延迟线单元120。
延迟线单元120接收该第一内部时钟信号，并自第一及第二直接相位检测器150和170接收第一和第二检测信号，延迟线单元120基于该第一及该第二检测信号而延迟该第一内部时钟信号，并输出第一延迟内部时钟信号intclk1和第二延迟内部时钟信号intclk2至占空错误控制器130。
详细地来说，延迟线单元120包括第一控制器121、第一延迟线122、第二控制器123以及第二延迟线124。
为了控制该第一检测信号的一延迟量，第一控制器121输出第一控制信号至第一延迟线122。
第一延迟线122接收该第一控制信号及该第一内部时钟信号，该第一内部时钟信号根据延迟线122的该第一控制信号而被延迟。就是说，第一延迟线122根据该第一控制信号通过延迟该第一内部时中信号而产生第一延迟内部时钟信号intclk1，第一延迟内部时钟信号intclk1被输出至占空错误控制器130。
为了控制该第二检测信号的一延迟量，第二控制器123输出第二控制信号至第二延迟线124。
第二延迟线124接收该第二控制信号及该第一内部时钟信号，第二延迟线124基于该第二控制信号而延迟该第一内部时钟信号，接着，被延迟的该第一内部时钟信号被反相且被输出成为第二延迟内部时钟信号intclk2，第二延迟内部时钟信号intclk2被输出至占空错误控制器130。
占空错误控制器130接收第一及第二内部时钟信号intclk1及intclk2，占空错误控制器130通过转移第一占空控制时钟信号int_clk及第二占空控制时钟信号intclk2’的下降沿至第一及第二占空控制时钟信号int_clk及intclk2’的下降沿至该第一及第二占空控制时钟信号int_clk及intclk2’的中部而产生第一占空控制时钟信号int_clk及第二占空控制时钟信号intclk2’。其中，如上所述，通过转移其下降沿使得第一及第二占空控制时钟信号int_clk及intclk2’被占空校正之后，它们便具有50％的占空比。第一及第二占空控制时钟信号int_clk及intclk2’分别被输出至第一及第二延迟模块单元140及160。
占空错误控制器130包括第一相位检测器131、一混合器控制器132、第一相位混合器133以及第二相位混合器134。
第一及第二延迟内部时钟信号intclk1及intclk2被反相并被输出至第一相位检测器131。第一相位检测器131比较第一及第二延迟内部时钟信号intclk1及intclk2的下降沿以确定其下降沿中的一个引导另一个，并且接着产生基于该比较结果的一相位检测信号该相位检测信号被输出至混合器控制器132。
混合器控制器132接收该相位检测信号以确定该相位检测信号的加重值(weight)k，其包括第一及第二延迟内部时钟信号intclk1及intclk2的两下降沿之间的差。加重值k接着被输出至第一及第二相位混合器133和134。加重值k包括多个加重值信号。
第一相位混合器133接收加重值k、第一及第二延迟内部时钟信号intclk1及intclk2。第一相位混合器133将1减去加重值k而计算得到一差值，通过将该差值应用于第一延迟内部时钟信号intclk1以及将加重值k应用于第二延迟内部时钟信号intclk2，第一相位混合器133产生第一占空控制时钟信号int_clk。第一占空控制时钟信号int_clk被输出至第一延迟模块单元140。
第二相位混合器134接收加重值k、并将1减去加重值k而计算得到一差值。第二相位混合器134通过将加重值k应用于第一延迟内部时钟信号intclk1以及将该差值应用于第二延迟内部时钟信号intclk2而产生第二占空控制时钟信号intclk2’。第二相位混合器134输出第二占空控制时钟信号intclk2’至第二延迟模块单元160。
其中，如前所述，第一及第二占空控制时钟信号int_clk及intclk2’通过转移其下降沿至其下降沿的中部而产生；而该转移的方向及量则由加重值k及该差值所确定。
第一延迟模块单元140接收第一占空控制时钟信号int_clk并估算一延迟量，同时外部时钟信号ext_clk通过该种传统的延迟锁定回路并被输出成为第一及第二占空控制时钟信号int_clk及intclk2’。第一延迟模块单元140基于该估算延迟量产生第一补偿时钟信号iclk1，并输出第一补偿时钟信号iclk1至第一直接相位检测器150。
第一直接相位检测器150接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第一补偿时钟信号iclk1而产生该第一检测信号。第一直接相位检测器150输出该第一检测信号至延迟线单元120。
第二延迟模块单元160接收第二占空控制时钟信号intclk2’并估算一延迟量，同时第二占空控制时钟信号intclk2’行进至一数据输入/输出接脚(DQ pin)，第二延迟模块单元160基于该估算延迟量产生第二补偿时钟信号iclk2，并输出第二补偿时钟信号iclk2至第二直接相位检测器170。
第二直接相位检测器170接收外部时钟信号ext_clk并通过比较外部时钟信号ext_clk和第二补偿时钟信号iclk2而产生该第二检测信号。第二直接相位检测器170输出该第二检测信号至延迟线单元120。
图2所示为图1的传统延迟锁定回路的运作时序图。
该传统的延迟锁定回路的运作将通过参考图1及图2详述如下。
首先，如果外部时钟信号ext_clk被输入至缓冲器110，缓冲器110便输出该第一内部时钟信号，延迟单元120通过延迟该内部时钟信号而产生第一及第二延迟内部时钟信号intclk1及intclk2。如图2所示，第一延迟内部时钟信号intclk1的一上升沿与第二延迟内部时钟信号intclk2的一上升沿同步，但第一延迟内部时钟信号intclk1的一下降沿与第二延迟内部时钟信号intclk2的一下降沿不同步，从而产生占空错误。
第一及第二延迟内部时钟信号intclk1及intclk2被输入至第一相位检测器131，且第一相位检测器131检测第一及第二延迟内部时钟信号intclk1及intclk2之间的相位差。混合器控制器132接收该相位差并产生基于该相位差的加重值k，以转移第一延迟内部时钟信号intclk1及第二延迟内部时钟信号intclk2的该下降沿。就是说，加重值k被控制以转移第一延迟内部时钟信号intclk1及第二延迟内部时钟信号intclk2的二下降沿至intclk1及intclk2的二下降沿的中部。
请参阅图2，第二延迟内部时钟信号intclk2相较于第一延迟内部时钟信号intclk1需要更多的加重值以补偿第一及第二延迟内部时钟信号intclk1及intclk2的二下降沿的相位差。在图2所示的第一延迟内部时钟信号intclk1的高时钟脉波宽度比第二延迟内部时钟信号intclk2的高时钟脉波宽度宽的情况下，第二延迟内部时钟信号intclk2所需的加重值大于0.5。
加重值k的值启始时设定为0，当第一补偿时钟信号iclk1和第二补偿时钟信号iclk2的上升沿与外部时钟信号ext_clk的上升沿同步时，加重值k的值会开始一点一点地渐渐增加。每当加重值k增加时，从第一相位混合器133输出的第一占空控制时钟信号int_clk的下降沿被一点一点地转移至第一及第二延迟内部时钟信号intclk1及intclk2的二下降沿的中部，并且从第二相位混合器134输出的第二占空控制时钟信号intclk2’的一下降沿便被一点一点地转移至intclk1及intclk2的二下降沿的中部，通过上述运作，第一及第二占空控制时钟信号int_clk及intclk2’都具有50％的占空比。
如上所述，在图2所示第一延迟内部时钟信号intclk1的高时钟脉波宽度比第二延迟内部时钟信号intclk2的高时钟脉波宽度宽的情况下，为了转移位于第一及第二相位混合器133及134的第一及第二延迟内部时钟信号intclk1及intclk2的该下降沿，第二延迟内部时钟信号intclk2必须需要超过0.5的加重值。如果第二延迟内部时钟信号intclk2的下降沿落后于第一延迟内部时钟信号intclk1的上升沿，第一相位混合器133的加重值k便可设定成0.6，而第二相位混合器134的加重值k可设定成0.4。
在上述例子中，如果应用于第二延迟内部时钟信号intclk2的加重值为0.6，则应用于第一延迟内部时钟信号intclk1的加重值为0.4(＝1-0.6)，同样地，在第二相位混合器134中，如果应用于第一延迟内部时钟信号intclk1的加重值为0.4，则应用于第二延迟内部时钟信号intclk2的加重值为0.6(＝1-0.4)。在上述例子中，由于第一及第二延迟内部时钟信号intclk1及intclk2的上升沿为具有相同的相位，因此第一及第二延迟内部时钟信号intclk1及intclk2的上升沿无法被补偿。然而，如果第一及第二延迟内部时钟信号intclk1及intclk2的上升沿不同，那么它们便可获得补偿以同步该二下降沿。
图3所示为第一及第二延迟线122及124的输出端的电路图。
如图所示，两个及三个串联连接的反相器分别耦合于第一及第二延迟线122及124的输出端。
如前所述，当第一及第二延迟内部时钟信号intclk1及intclk2由第一及第二延迟线122及124所产生时，具有相反的相位；即，如果第一延迟内部时钟信号intclk1的占空比为60％，则第二延迟内部时钟信号intclk2的占空比为40％。
然而，因为连接于第一及第二延迟线122及124的输出端的反相器的某些变化，例如：制造工艺、电压及温度，第一及第二延迟内部时钟信号intclk1及intclk2便有可能具有相反占空，因此，该种传统的延迟锁定回路即因为上述问题而降低了性能。
发明内容
因此，本发明的目的是提供一种将内部时钟信号同步于外部时钟信号以及校正该内部时钟信号的占空比的延迟锁定回路及其方法。
根据本发明的一方面，提供一种半导体器件，包括：第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相(non-inverting)端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制(bar)信号，由此输出第一时钟输入信号；第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；以及延迟锁定回路，用于接收该第一时钟输入信号和该第二时钟输入信号，由此产生一占空校正时钟信号。
根据本发明的另一方面，提供一种延迟锁定回路装置，包括：第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制信号，由此输出第一时钟输入信号；第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；延迟线单元，其接收该第一时钟输入信号及该第二时钟输入信号，通过基于第一比较信号和第二比较信号延迟该第一时钟输入信号和该第二时钟输入信号，以产生第一延迟时钟信号和第二延迟时钟信号；占空校正单元，其接收该第一延迟时钟信号及该第二延迟时钟信号，通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该第一延迟时钟信号和该第二延迟时钟信号的该下降沿的中部，以产生第一占空校正时钟信号和第二占空校正时钟信号；第一延迟模块单元，用于估算该第一占空校正信号通过一数据输入/输出接脚时所产生的一延迟量，并通过基于估算的该延迟量补偿该第一占空校正信号而输出第一补偿时钟信号；第一直接相位检测器，用于通过比较该第一时钟输入信号和该第一补偿时钟信号而产生该第一比较信号；第二延迟模块单元，用于估算该第二占空校正信号通过该数据输入/输出接脚时所产生的一延迟量，并通过基于估算的该延迟量补偿该第二占空校正信号而输出第二补偿时钟信号；以及第二直接相位检测器，通过比较该第一时钟输入信号和该第二补偿时钟信号而产生该第二比较信号。
根据本发明的再一方面，提供一种产生占空校正时钟信号的方法，包括下列步骤：通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号，而产生第一时钟输入信号；通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号，而产生第二时钟输入信号；以及通过同步该第一时钟输入信号和该第二时钟输入信号的上升沿以及将其下降沿移至其下降沿的中部，而产生该占空校正时钟信号。
根据本发明的再一方面，提供一种产生占空校正时钟信号的方法，包括下列步骤：通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号，而产生第一时钟输入信号；通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号，而产生第二时钟输入信号；通过缓冲该第一时钟输入信号和该第二时钟输入信号而产生第一延迟时钟信号和第二延迟时钟信号；通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该下降沿的中部，而产生第一占空校正时钟信号和第二占空校正时钟信号；通过补偿该第一占空校正时钟信号的一延迟量而产生第一补偿时钟信号，该第一占空校正时钟信号产生于当该第一占空校正时钟信号通过一数据输入/输出接脚时；通过比较该第一时钟输入信号和该第一补偿时钟信号而产生第一比较信号；通过补偿该第二占空校正时钟信号的一延迟量而产生第二补偿时钟信号，该第二占空校正时钟信号产生于当该第二占空校正时钟信号通过该数据输入/输出接脚时；以及通过比较该第二时钟输入信号和该第二补偿时钟信号而产生第二比较信号。
根据本发明的再一方面，提供一种半导体存储器件，包括：第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制信号，由此输出第一时钟输入信号；第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；以及延迟锁定回路，其接收该第一时钟输入信号和该第二时钟输入信号，以校正该外部时钟信号的占空。
根据本发明的再一方面，提供一种产生占空校正时钟信号的方法，包括下列步骤：通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号，而产生第一时钟输入信号；通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号，而产生第二时钟输入信号；以及通过使用该第一时钟输入信号和该第二时钟输入信号以校正该外部时钟信号的占空。
附图说明
通过下述优选实施例结合附图的描述，本发明的上述及其它目的与特征将会变得更加明显，其中：
图1所示为传统的延迟锁定回路的框图；
图2所示为图1的传统的延迟锁定回路的运作时序图；
图3所示为图1的第一及第二延迟线的输出端的电路图；
图4所示为本发明一较佳实施例的延迟锁定回路的框图；
图5所示为本发明另一较佳实施例的延迟锁定回路的框图；以及
图6表示图4及图5的延迟锁定回路的运作时序图。
具体实施方式
以下将结合附图详细说明本发明的延迟锁定回路。
图4所示为本发明一较佳实施例的延迟锁定回路的框图。
如图所示，延迟锁定回路包括第一时钟缓冲器410、第二时钟缓冲器420、一延迟线单元430、一占空错误控制器440、第一延迟模块单元450、第二延迟模块单元470、第一直接相位检测器460以及第二直接相位检测器480。
延迟线单元430包括第一控制器431、第一延迟线432、第二控制器433以及第二延迟线434；占空错误控制器440包括第一相位混合器443、第二相位混合器444、一混合器控制器442以及第一相位检测器441。
延迟线单元430、占空错误控制器440、第一延迟模块单元450、第二延迟模块单元470、第一直接相位检测器460以及第二直接相位检测器480的运作及结构皆与传统的延迟锁定回路所具有的完全相同。
然而，本发明的延迟锁定回路包括用于接收一外部时钟信号的二个时钟缓冲器，并且第二延迟线434的一输出端不包括一反相器。
第一及第二时钟缓冲器410及420都接收一外部时钟信号CLK及其反相信号，即一外部时钟限制信号CLKB，并通过缓冲被接收的该信号以产生第一时钟输入信号和第二时钟输入信号。其中，第一及第二时钟缓冲器410及420是相同的。
第一时钟缓冲器410通过其非反相端(+)及其反相端(-)分别接收外部时钟信号CLK及外部时钟限制信号CLKB，以输出该第一时钟输入信号。另一方面，第二时钟缓冲器420通过其反相端(-)及其非反相端(+)分别接收外部时钟信号CLK及外部时钟限制信号CLKB。因此，该第一时钟输入信号的一占空与该第二时钟输入信号的一占空反相，例如，如果该第一时钟输入信号的该占空为60％，那么该第二时钟输入信号的该占空为40％。
同时，外部时钟信号CLK及外部时钟限制信号CLKB为一芯片组所产生的微分时钟信号，并被输入至一半导体存储器件中。由于外部时钟信号CLK及外部时钟限制信号CLKB都为微分时钟信号，二者的相位便永远相反。
因此，由第一及第二延迟线432及434所产生的第一及第二延迟内部时钟信号intclk1及intclk2的上升沿被同步，并且不管制造工艺、电压或温度如何变化，第一延迟内部时钟信号intclk1的一占空永远反相一第二延迟内部时钟信号intclk2的一占空。
因此，具有50％的占空的第一及第二占空校正时钟信号int_clk及intclk2’便可由占空错误控制器440所产生。
图5所示为本发明另一较佳实施例的延迟锁定回路的框图。
如图所示，图5的延迟锁定回路的结构与图4的延迟锁定回路的结构相同。
然而，和图4的延迟锁定回路不同的是，第一时钟缓冲器510通过其非反相端接收外部时钟限制信号CLKB，并通过其反相端接收外部时钟信号CLK。毫无疑问地，图5的延迟锁定回路的运作和图4的延迟锁定回路的运作相同。
图6所示为图4及图5的延迟锁定回路的运作时序图。
如图所示，如果具有反相占空的外部时钟限制信号CLKB和外部时钟信号CLK被输入，具有反相占空的第一及第二延迟内部时钟信号intclk1及intclk2便会产生。因此，通过使用第一及第二延迟内部时钟信号intclk1及intclk2，外部时钟信号CLK的一占空便会被校正成具有50％的占空。
根据本发明再一实施例，图4的第一时钟缓冲器410的一输出信号可以取代外部时钟信号CLK而被输入至第一及第二直接相位检测器460及480。
同样地，根据本发明再一实施例，图5的第二时钟缓冲器520的一输出信号可以被输入至第一及第二直接相位检测器560及580。
此外，图4及图5中的该第一及该第二时钟缓冲器可从图4及图5所示的延迟锁定回路中移除。
如上所述，根据本发明，具有反相占空的两个时钟信号可被产生用以校正一时钟信号的占空，不管制造工艺、电压或温度如何变化。另外，本发明的延迟锁定回路所包括的两条延迟线具有不将反相器与其输出端耦合的相同结构；并且因此，可以更为精确地产生校正时钟信号。因此，使用本发明的延迟锁定回路可以增强延迟锁定回路的性能。
本发明包含了于2003年10月30日对韩国专利局所提出的韩国申请第2003-76265号的主要内容，其全部内容在这里加以参考引用。
虽然结合较佳实施例对本发明进行了描述，但显而易见的是，本领域的技术人员可以在不脱离下述权利要求所定义的本发明精神和范围的情况下，做出各种变化和修改。

Claims (19)

1.一种用于校正时钟信号的占空度的装置，包括：
第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制信号，由此输出第一时钟输入信号；
第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；以及
延迟锁定回路，用于接收该第一时钟输入信号和该第二时钟输入信号，由此产生一占空校正时钟信号。
2.如权利要求1所述的装置，其特征在于：该占空校正时钟信号通过同步该第一时钟输入信号和该第二时钟输入信号的上升沿以及将其下降沿移至其下降沿的中部而被占空校正和被同步于该外部时钟信号。
3.如权利要求2所述的装置，其特征在于：该延迟锁定回路包括两个延迟线，用于分别延迟该第一及该第二时钟输入信号，以产生该占空校正时钟信号。
4.如权利要求2所述的装置，其特征在于：该延迟锁定回路包括：
延迟线单元，其接收该第一时钟输入信号及该第二时钟输入信号，通过基于第一比较信号和第二比较信号延迟该第一时钟输入信号和该第二时钟输入信号而产生第一延迟时钟信号和第二延迟时钟信号；
占空校正单元，其接收该第一延迟时钟信号及该第二延迟时钟信号，通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该第一延迟时钟信号和该第二延迟时钟信号的该下降沿的中部而产生第一占空校正时钟信号和第二占空校正时钟信号；
第一延迟模块单元，用于估算该第一占空校正信号通过一数据输入/输出接脚时所产生的一延迟量，并基于该估算的延迟量通过补偿该第一占空校正信号而输出第一补偿时钟信号；
第一直接相位检测器，通过比较该外部时钟信号和该第一补偿时钟信号而产生该第一比较信号；
第二延迟模块单元，用于估算该第二占空校正信号通过该数据输入/输出接脚时所产生的一延迟量，并基于该估算的延迟量通过补偿该第二占空校正信号而输出第二补偿时钟信号；以及
第二直接相位检测器，通过比较该外部时钟信号和该第二补偿时钟信号而产生该第二比较信号。
5.如权利要求4所述的装置，其特征在于：该延迟线单元包括：
第一控制单元，用于产生第一控制信号，以基于该第一直接相位检测器所输出的该第一比较信号控制一延迟量；
第一延迟线，通过基于该第一控制信号延迟该第一时钟输入信号而产生该第一延迟时钟信号；
第二控制单元，用于产生第二控制信号，以基于该第二直接相位检测器所输出的该第二比较信号控制一延迟量；以及
第二延迟线，通过基于该第二控制信号延迟该第二时钟输入信号而产生该第二延迟时钟信号。
6.如权利要求4所述的装置，其特征在于：该占空校正单元包括：
第一相位检测器，用于接收该第一延迟时钟信号和该第二延迟时钟信号的反相信号，以输出一相位检测信号，该相位检测信号的逻辑电平显示该第一延迟时钟信号和该第二延迟时钟信号中哪一个具有一引导下降沿；
混合器控制器，用于基于该相位检测信号产生一加重值；
第一相位混合器，其将1减去该加重值所得到的值应用于该第一延迟时钟信号，并将该加重值应用于该第二延迟时钟信号，以产生该第一占空校正时钟信号；以及
第二相位混合器，其将该加重值应用于该第一延迟时钟信号，并将1减去该加重值所得到的值应用于该第二延迟时钟信号，以产生该第二占空校正时钟信号。
7.一种用于校正一时钟信号的占空的延迟锁定回路，包括：
第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制信号，由此输出第一时钟输入信号；
第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；
延迟线单元，其接收该第一时钟输入信号及该第二时钟输入信号，通过基于第一比较信号和第二比较信号延迟该第一时钟输入信号和该第二时钟输入信号，以产生第一延迟时钟信号和第二延迟时钟信号；
占空校正单元，其接收该第一延迟时钟信号及该第二延迟时钟信号，通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该第一延迟时钟信号和该第二延迟时钟信号的该下降沿的中部，以产生第一占空校正时钟信号和第二占空校正时钟信号；
第一延迟模块单元，用于估算该第一占空校正信号通过一数据输入/输出接脚时所产生的一延迟量，并通过基于估算的该延迟量补偿该第一占空校正信号而输出第一补偿时钟信号；
第一直接相位检测器，用于通过比较该第一时钟输入信号和该第一补偿时钟信号而产生该第一比较信号；
第二延迟模块单元，用于估算该第二占空校正信号通过该数据输入/输出接脚时所产生的一延迟量，并通过基于估算的该延迟量补偿该第二占空校正信号而输出第二补偿时钟信号；以及
第二直接相位检测器，通过比较该第一时钟输入信号和该第二补偿时钟信号而产生该第二比较信号。
8.如权利要求7所述的延迟锁定回路，其特征在于：该延迟线单元包括：
第一控制单元，用于产生第一控制信号，以基于该第一直接相位检测器所输出的该第一比较信号控制一延迟量；
第一延迟线，通过基于该第一控制信号延迟该第一时钟输入信号而产生该第一延迟时钟信号；
第二控制单元，用于产生第二控制信号，以基于该第二直接相位检测器所输出的该第二比较信号控制一延迟量；以及
第二延迟线，通过基于该第二控制信号延迟该第二时钟输入信号而产生该第二延迟时钟信号，
其中，该第一及该第二延迟线是相同的。
9.如权利要求7所述的延迟锁定回路，其特征在于：该占空校正单元包括：
第一相位检测器，用于接收该第一延迟时钟信号和该第二延迟时钟信号的反相信号，以输出一相位检测信号，该相位检测信号的逻辑电平显示该第一延迟时钟信号和该第二延迟时钟信号中的哪一个具有一引导下降沿；
混合器控制器，用于基于该相位检测信号产生一加重值；
第一相位混合器，将1减去该加重值所得到的值应用于该第一延迟时钟信号，并将该加重值应用于该第二延迟时钟信号，以产生该第一占空校正时钟信号；以及
第二相位混合器，将该加重值应用于该第一延迟时钟信号，并将1减去该加重值所得到的值应用于该第二延迟时钟信号，以产生该第二占空校正时钟信号。
10.如权利要求7所述的延迟锁定回路，其特征在于：该第一延迟模块和该第二延迟模块单元包括该第一时钟缓冲器的一延迟量。
11.一种通过使用一延迟锁定回路而产生占空校正时钟信号的方法，包括下列步骤：
通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号而产生第一时钟输入信号；
通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号而产生第二时钟输入信号；以及
通过同步该第一时钟输入信号和该第二时钟输入信号的上升沿以及将其下降沿移至其下降沿的中部而产生该占空校正时钟信号。
12.一种产生权利要求9所述的占空校正时钟信号的方法，其特征在于：产生该占空校正时钟信号的步骤包括：
通过缓冲该第一时钟输入信号和该第二时钟输入信号而产生第一延迟时钟信号和第二延迟时钟信号；
通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该下降沿的中部而产生第一占空校正时钟信号和第二占空校正时钟信号；
通过补偿该第一占空校正时钟信号的一延迟量而产生第一补偿时钟信号，该第一占空校正时钟信号产生于当该第一占空校正时钟信号通过一数据输入/输出接脚时；
通过比较该外部时钟信号和该第一补偿时钟信号而产生第一比较信号；
通过补偿该第二占空校正时钟信号的一延迟量而产生第二补偿时钟信号，该第二占空校正时钟信号产生于该第二占空校正时钟信号通过该数据输入/输出接脚时；以及
通过比较该外部时钟信号和该第二补偿时钟信号而产生第二比较信号。
13.如权利要求12所述的产生占空校正时钟信号的方法，其特征在于：产生该第一延迟时钟信号和该第二延迟时钟信号的步骤包括下述步骤：
产生第一控制信号，以基于该第一比较信号控制一延迟量；
通过基于该第一控制信号延迟该第一时钟输入信号一预定时间而产生该第一延迟时钟信号；
产生第二控制信号，以基于该第二比较信号控制一延迟量；以及
通过基于该第二控制信号延迟该第二时钟输入信号一预定时间而产生该第二延迟时钟信号。
14.如权利要求12所述的产生占空校正时钟信号的方法，其特征在于：产生该第一占空校正时钟信号和该第二占空校正时钟信号的步骤包括下述步骤：
产生一相位检测信号，该相位检测信号确定该第一延迟时钟信号和该第二延迟时钟信号中的哪一个具有一引导下降沿；
基于该相位检测信号产生一加重值；
通过将1减去该加重值所得到的值应用于该第一延迟时钟信号，并将该加重值应用于该第二延迟时钟信号，以产生该第一占空校正信号；以及
通过将该加重值应用于该第一延迟时钟信号，并将1减去该加重值所得到的值应用于该第二延迟时钟信号，以产生该第二占空校正信号。
15.一种使用一延迟锁定回路产生占空校正时钟信号的方法，包括下列步骤：
通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号而产生第一时钟输入信号；
通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号而产生第二时钟输入信号；
通过缓冲该第一时钟输入信号和该第二时钟输入信号而产生第一延迟时钟信号和第二延迟时钟信号；
通过将该第一延迟时钟信号和该第二延迟时钟信号的下降沿移至该下降沿的中部而产生第一占空校正时钟信号和第二占空校正时钟信号；
通过补偿该第一占空校正时钟信号的一延迟量而产生第一补偿时钟信号，该第一占空校正时钟信号产生于该第一占空校正时钟信号通过一数据输入/输出接脚时；
通过比较该第一时钟输入信号和该第一补偿时钟信号而产生第一比较信号；
通过补偿该第二占空校正时钟信号的一延迟量而产生第二补偿时钟信号，该第二占空校正时钟信号产生于该第二占空校正时钟信号通过该数据输入/输出接脚时；以及
通过比较该第二时钟输入信号和该第二补偿时钟信号而产生第二比较信号。
16.如权利要求15所述的产生占空校正时钟信号的方法，其特征在于：产生该第一延迟时钟信号和该第二延迟时钟信号的步骤包括下述步骤：
产生第一控制信号，以基于该第一比较信号控制一延迟量；
通过基于该第一控制信号延迟该第一时钟输入信号一预定时间，产生该第一延迟时钟信号；
产生第二控制信号，以基于该第二比较信号控制一延迟量；以及
通过基于该第二控制信号延迟该第二时钟输入信号一预定时间，产生该第二延迟时钟信号。
17.如权利要求15所述的产生占空校正时钟信号的方法，其特征在于：产生该第一占空校正时钟信号和该第二占空校正时钟信号的步骤包括下述步骤：
产生一相位检测信号，该相位检测信号确定该第一延迟时钟信号和该第二延迟时钟信号中的哪一个具有一引导下降沿；
基于该相位检测信号产生一加重值；
通过将1减去该加重值所得到的值应用于该第一延迟时钟信号，并将该加重值应用于该第二延迟时钟信号而产生该第一占空校正信号；以及
通过将该加重值应用于该第一延迟时钟信号，并将1减去该加重值所得到的值应用于该第二延迟时钟信号而产生该第二占空校正信号。
18.一种能够校正一时钟信号的占空的半导体存储器件，包括：
第一时钟缓冲器，用于通过该第一时钟缓冲器的一非反相端接收外部时钟信号以及通过该第一时钟缓冲器的一反相端接收外部时钟限制信号，由此输出第一时钟输入信号；
第二时钟缓冲器，用于通过该第一时钟缓冲器的该非反相端接收该外部时钟限制信号以及通过该第一时钟缓冲器的该反相端接收该外部时钟信号，由此输出第二时钟输入信号；以及
延迟锁定回路，其接收该第一时钟输入信号和该第二时钟输入信号，以校正该外部时钟信号的占空。
19.一种在包括一延迟锁定回路的半导体存储器件中处理一时钟信号的方法，包括下列步骤：
通过缓冲通过一非反相端所输入的一外部时钟信号以及缓冲通过一反相端所输入的一外部时钟限制信号而产生第一时钟输入信号；
通过缓冲通过该非反相端所输入的该外部时钟限制信号以及缓冲通过该反相端所输入的该外部时钟信号而产生第二时钟输入信号；以及
通过使用该第一时钟输入信号和该第二时钟输入信号以校正该外部时钟信号的占空。
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