CN1575478B - 包括帧自动识别器的无接点集成电路 - Google Patents
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Abstract
本发明涉及一种无接点集成电路(IC1)，该集成电路包括通过电感耦合发送/接收数据的设备，并且包括根据至少两个确定的协议保证通信的设备(DECC2)，该集成电路还包括设备(FIC，SOFD1，SOFD2)，该设备根据通信开始时接收到的起始帧的形式按照能够满足一个或另一个协议的通信模式自动转换。本发明主要用于制造能与标准ISO/IEC 15693和标准ISO/IEC14443-B兼容的集成电路。
Description
技术领域
本发明涉及一种包括电感耦合数据发送/接收器的无接点集成电路。
本发明并非限制性地主要涉及能按照ISO/IEC15693标准或ISO/IEC14443-B标准接收编码数据的无接点集成电路。
背景技术
近年来，无接点集成电路有了很大的发展，如今由这种集成电路实施的通过电感耦合传输数据的方法要受到不同的协议束缚，而某些协议已标准化。
图1以框图的形式示出了无接点集成电路IC1的传统结构。该集成电路IC1包括：一个与电容C1并联的天线线圈L1，以此形成一个谐振天线电路，这些元件可以在集成电路的硅板的外面；一个整流电路PSC和一个时钟信号提取电路CEC1，这两个电路均与线圈L1相连。
当集成电路处在由一个无接点集成电路读出装置(未示出)发射的振荡磁场中时，在天线L1的两端出现交流感应电压Vi。电路PSC用感应电压Vi为集成电路提供电压Vcc，电路CEC1发送集成电路的时钟信号CK，该信号的频率通常是磁场载波的因数。
由一个与线圈L1相连的解调电路DEMC和一个解码电路DECC1确保集成电路IC1接收数据。电路DEMC通过提取其载波包络以及消除载波来对电压Vi解调，并发送一个解调过的信号Sd，该信号含有根据确定的协议编码的数据。将该信号Sd提供给解码电路DECC1的输入端，而其输出端发送二元数据DTr。将该数据DTr传送到集成电路的中心机构，例如一个具有存储器MEM的中央处理器UC。
用一个其输出端可驱动载荷调制电路LMC的编码电路CDC确保集成电路传输数据，所述载荷调制电路与线圈L1端子相连。电路LMC例如包括一个与电阻R串联的开关SW。将需传输的数据DTx传输给编码电路CDC，所述数据由中央处理器发送或在存储器MEM中直接读出，编码电路的输出根据确定的协议发送一个编码的负载调制信号(Slm)，该信号施加到开关SW的控制输入端(例如晶体管的栅极)。开关SW每次闭合都使天线短路，从而使得附近磁场减弱，该磁场由无接点集成电路的读出装置检测，并可以使该读出装置对集成电路IC1发送的数据解码。
如上所述，无接点集成电路受到不同协议制约，这些协议限定的特征体现在加入通信的信号以及对数据的编码。如图1所示，与两个不同协议相对应的两个集成电路之间的结构差主要出现在DECC1解码电路和CDC编码电路处。
例如，ISO/IEC 15693标准提出通过将发送到无接点集成电路的数据的脉冲位置进行调制从而实现编码，并准备一个形状为图2A所示的起始帧SOF1，而ISO/IEC 14443-B标准提出对发送到无接点集成电路的数据进行编码NRZ，并准备一个形状为图2B所示的起始帧SOF2。
实际上，从技术原因来讲，要对这些不同的协议进行调整，每一个协议都要在确定的应用范围内得到确定的性能。例如，ISO/IEC 15693协议适合于通信距离要求足够大但数据速率足够小的应用，而ISO/IEC 14443-B协议适合于通信距离要求足够小但数据速率较大的应用。
每一个协议对应于一种确定好的无接点集成电路，该集成电路与其它无接点集成电路的差别主要在于其编码和解码电路，所述解码电路主要包括重新识别例如由该协议提供的起始帧的设备。
发明内容
本发明依据的就是上述发现，根据这种发现，繁多的协议使得无接点集成电路的制造复杂化，要将各种集成电路模型提供给工业上的客户，而客户要准备许多无接点集成电路制造电子标记、无接点智能卡或其它无接点的便携式电子物品。
本发明还是依据上述发现，根据这种发现，在同一应用中，根据集成电路的运行条件，有时可以证明某一协议优于另一协议，反之亦然。例如，在某些情况下，可以希望带有一个无接点集成电路的电子标记以损害远距离通信为代价而具有大的数据速率，而在另一些情况下，以损害数据速率为代价而能长距离通信。
这样，本发明的第一个想法就是提供一种“多协议”和“可配置”类型的无接点集成电路，也就是说，这种集成电路能够根据提供给其的配置按照至少两种不同的协议确保通信进行。
然而，设计一个“可配置的”集成电路意味着该集成电路在被使用以前应当配置好，以便确定其工作模式。或者说，该构形配置步骤包括一个附加装卸操作，因而就不希望这种步骤。另外，如上所述，在同一应用中，可以证明第一种协议根据集成电路的工作条件有时优于第二种协议，反之亦然。
这样，本发明的一个目的在于提供一种无接点集成电路，该集成电路可以减少提供给工业客户的型式数，同时使用也方便。
该目的是通过提供一种无接点集成电路而达到的，这种无接点集成电路，该集成电路包括：
通过电感耦合发送/接收数据的发送/接收设备，
根据至少两个确定的协议提供通信的设备，每一个协议均包括在开始通信时发送一个起始帧，以及
用以识别通信开始时接收到的起始帧的外形、以及根据所述起始帧的外形把所述集成电路自动切换成满足一个或另一个协议的通信模式的起始帧外形识别设备。
根据一个实施模式，该集成电路包括一个根据第一协议对编了码的数据进行解码的第一解码单元；至少一个根据至少第二协议对编了码的数据进行解码的第二解码单元；以及根据通信开始时接收到的起始帧的形式选择第一解码单元或第二解码单元的选择器。
根据一个实施模式，该集成电路包括对应于第一协议的第一起始帧检测器，在检测第一起始帧时，该起始帧检测器发送起始帧的第一个检测信号；以及对应于第二协议的第二起始帧检测设备，在检测到第二类起始帧时，该起始帧检测设备发送第二个起始帧的检测信号。
根据一个实施模式，所述第一起始帧检测设备用于检测由电感耦合接收到的信号的第一变化边沿，然后在一个第一时间窗口中检测由电感耦合接收到的信号的第二变化边沿，所述第二起始帧检测设备用于检测由电感耦合接收到的信号的第一变化边沿，然后在一个第二时间窗口中检测由电感耦合接收到的信号的第二变化边沿。
根据一个实施模式，所述第一起始帧检测设备用于检测两个同类变化边沿，所述第二起始帧检测设备用于检测第一种变化边沿及与第一种相反的第二种变化边沿。
根据一个实施模式，所述集成电路包括如下设备：在由电感耦合接收到的信号出现第一变化边沿以后，当过了第一和第二时间窗口之间确定的时间时，该设备抑制第一类起始帧的检测设备。
根据一个实施模式，所述集成电路包括如下设备：在检测到第一起始帧时，该设备抑制第二类起始帧的检测设备。
根据一个实施模式，所述集成电路包括一个为第一和第二解码单元所共有的起始帧的识别电路，在该电路中配有第一起始帧检测设备和第二起始帧检测设备。
根据一个实施模式，所述第一解码单元包括用于检测第一起始帧的设备，所述第二解码单元包括用于检测第二起始帧的设备。
根据一个实施模式，所述选择设备包括解除第二解码单元或解除第一解码单元设备的作用。
根据一个实施模式，所述选择设备包括各解码单元输出的多路转换设备。
根据一个实施模式，所述多路转换设备根据缺省情况选择第一解码单元的输出，在接收到对应于第二解码单元的协议的起始帧时，该多路转换设备选择第二解码单元的输出。
根据一个实施模式，所述多路转换设备包括由起始帧检测信号控制的选择输入。
根据一个实施模式，所述集成电路包括一个时钟提取器电路，当集成电路处在符合第一协议的通信模式中时，该时钟提取器电路发送频率确定的第一时钟信号，当集成电路处在符合第二协议的通信模式中时，该时钟提取器电路发送频率与第一时钟信号频率不同的第二时钟信号。
根据一个实施模式，所述集成电路包括至少根据协议ISO/IEC 15693和协议ISO/IEC14443-B进行通信的通信设备，并且还包括如下设备：根据通信开始时接收的起始帧的形状，在满足一个或另一个协议的通信模式中，该设备自动转换。
附图说明
通过下面结合附图对本发明集成电路的一个实施例以及该集成电路的变型实施例的描述，将会更加详细地显示出本发明的这些目的、特征和优点，这里的描述仅是作为例子给出的，其中：
上面所述的图1是传统无接点集成电路的方框图；
图2A，2B示出的是起始帧的两种传统形状；
图3是本发明无接点00的方框图；
图4是按照图3方框图的形式所示的本发明起始帧的识别电路的逻辑图；
图5A是与图2A相符的起始帧的形状：
图5B-5F表示接收图5A所示的起始帧时出现在图4所示电路中的不同逻辑信号；
图6A是与图2B相符的起始帧的形状；
图6B-6H表示接收图6A所示的起始帧时出现在图4所示电路中的不同逻辑信号；和
图7表示图3的无接点集成电路某些元件的变型实施方案。
具体实施方式
图3用方框图的形式示出了本发明的无接点集成电路IC2。集成电路IC2为传统的整体结构，该集成电路包括一个具有一个线圈L1和一个电容器C1的天线电路；一个与线圈的两端相连的整流电路PSC，该电路提供供电电压Vcc；一个与线圈的两端相连的时钟信号提取电路CEC2，该电路发送时钟信号CK。一个与线圈L1的两端相连的解调电路DEMC发送由两个信号FED，RED形成的解调信号。将这些信号提供给解码电路DECC2，该解码电路的输出发送由电感耦合接收到的数据DTr。将数据DTr提供给集成电路的中心机构，该中心机构例如包括一个连线逻辑式或微处理器式的中心单元UC以及一个储存器MEM。最后，一个与中心单元UC相连的编码电路CDC接收要传输的数据TDx，并将负载调制信号Slm发送给与线圈L1的两端相连的负载调制电路LMC。
电路DEMC为常规电路，在存在由无接点集成电路传播的振荡磁场的情况下，它确保对线圈L1两端的感应电压Vi进行解调。该电压Vi的一次振荡对应于磁场(通常为13，56MHz)的载波，当读出装置发送数据时，该电压的的振幅调制(或包络调制)就是由读出装置提供给周围磁场的振幅调制，该调制由电路DEMC检测。也可以对通过线圈L1的感应电流Ii进行解调，而不是对电压Vi进行解调。
由电路DEMC发送的信号FED是下降边检测信号，此时，当振幅调制的下降边出现在周围磁场中时，该下降边的脉冲为1。信号RED是上升边检测信号，此时，当振幅调制的上升边出现在周围磁场中时，该上升边的脉冲为1。电路DEMC发射的脉冲例如是1etu时间，1etu是9，44μs的时间单位(”elementary timeunit”)。
所述集成电路IC2与传统集成电路的差别在于解码电路DECC2是“双协议”解码电路，该电路包括两个不同的解码单元DEC20和DEC21，它们每一个的输入接收信号FED和RED。配备单元DEC20是为了对符合第一协议的编码数据进行解码，配备单元DEC21是为了对符合第二协议的编码数据进行解码。将解码单元DEC20和DEC21的输出分别提供给一个多路转换器MUX的输入E0和E1，多路转换器的输出形成解码电路DECC2的输出。
根据本发明，设置解码电路DECC2是为了自动鉴别通信开始时所用的协议，并选择与鉴别的协议适合的解码单元DEC20或DEC21。然而根据本发明，协议的鉴别通过对通信开始时接收到的起始帧(SOF)形状的分析得到保证。
在图3所示的实施方案中，利用本发明的起始帧识别电路FIC确保协议的自动鉴别，该电路在解码电路DECC2中。电路FIC的输入接收信号FED和RED，并发送信号SOFD1，SOFD2和SEL。信号SOFD1是根据第一协议的起始帧检测信号，并且将该信号供给解码单元DEC20。信号SOFD2是根据第二协议的起始帧检测信号，并且将该信号供给解码单元DEC21。将信号SEL提供给多路转换器MUX的选择输入，该信号的值确定多路转换器的输出选定的输入E0或E1。
下面将描述与标准化的协议ISO/IEC 15693和ISO/IEC14443-B有关的电路FIC的实施例，在此将这两个协议作为实施本发明的非限定的例子进行参考。
在本发明的实施范围内，解码单元DEC20根据协议ISO/IEC 15693保证对编码的数据解码，解码单元DEC21根据协议ISO/IEC 14443-B保证对编码的数据解码。为简单起见，我们将不描述解码单元DEC20，DEC21的结构，这种结构本身是常规的，而且都在本领域技术人员的知识范围内。对于储存器来讲，根据ISO/IEC 15693的数据编码就是利用比特对在脉冲位置的数据编码，该脉冲就是由1etu持续时间的场孔形成的脉冲，它可以在8etu时间段中占据4个位置。该协议提供的数据速率很低，约为26k比特/秒，但通信距离较长，约为40-50cm。另一方面，根据ISO/IEC 14443-B协议的数据编码就是NRZ式的一个一个比特的数据编码，该协议提供的数据速率很高，约为106k比特/秒，但通信距离较短，约为20-25cm。
示于图2A中的根据协议ISO/IEC 15693的起始帧SOF1的形状有两个宽度为1etu的场孔，每一个场孔处在4etu的半时间段内。这样，起始帧SOF1是8etu的时间，后面就是比特对编码的数据DATA。有两个对应于两个场孔的下降边FE1，FE2，这两个场孔用解调器DEMC发送的信号脉冲FED表示。第一下降边FE1是起始帧SOF1的起点，它处于前半时间段内。第二下降边FE2处于第二个半时间段内，在开始第二个半时间段以后，显示的是1etu。
这样，此处由电路FIC对起始帧SOF1的检测包括先对第一下降边FE1的检测，然后对时间窗口中的第二下降边FE2的检测，所述时间窗口由时间T1和T2划定界限，这两个时间是为计算第一下降边FE1算出来的。时间T1例如是4etu，即第二个半时间段的开始，时间T2是7etu，即第二个半时间段的开始以后的3etu。
示于图2B中的根据协议ISO/IEC 14443-B的起始帧SOF2的形状只有一个时间为10-11etu的场孔。该场孔后面是一个时间为2-3etu的未作振幅调制的水平段。这样，起始帧SOF2的时间为12-14etu，在其后面是一个起始比特STB，然后是编了码的数据DATANRZ。在场孔开始时出现一个下降边FE1和一个对应于场孔结束的上升边RF1，下降边FE1用信号脉冲FED表示，上升边RE1用信号脉冲RED表示。
这样，此处由电路FIC对起始帧SOF2的检测包括先对下降边FE1的检测，然后对时间窗口中的上升边RE1的检测，所述时间窗口由时间T3和T4划定界限，这两个时间是为计算下降边FE1算出来的。时间T3和T4大于T2。时间T3例如是10etu，时间T4是13etu。
显然，T1，T2，T3和T4的选择并不是一成不变的，这要根据人们希望给起始帧的识别电路FIC的容差限度有关。
根据本发明的一个方面，为计算下降边FE1，还确定算出来的过渡时间Tch，该时间对应于起始帧SOF1的所有时间。因而该时间Tch在T2和T3之间，例如等于8etu。从下面根据电路FIC的实施例可以发现，当到达时间Tch，而且没有检测起始帧SOF1时，电路FIC只是检测起始帧SOF2。
图4是电路FIC实施模式的逻辑图，该电路只是用很简单的而且硅所占据的面积不太大的布线逻辑实现的，该电路用于根据下面将要描述的方法自动鉴别起始帧SOF1。电路FIC包括一个计算机CMPT和三个解码电路BT1，BT2，BT3，这些电路保证根据计算机发送的计算值确定时间T1，T2，Tch，T3，T4。计算机CMPT的计算输入端通过与门型A1接收由电路CEC1(图3)发送的时钟信号CK。计算机CMPT的输入端RESET接收回零信号RST，将该信号提供给电路FIC其它不同的元件。电路BT1，BT2，BT3与计算机CMPT的输出相连，并且分别发送信号W1，STC，W2。当计算机的输出处在分别对应于时间T1和T2的两个数值“VAL1”和“VAL2”之间时，电路BT1将信号W1设定为1。当计算机的输出等于对应于时间Tch的数值“VALC”时，电路BT2将信号STC设定为1。当计算机的输出处在分别对应于时间T3和T4的两个数值“VAL3”和“VAI4”之间时，电路BT3将信号W2设定为1。
图4所示的电路FIC还包括两个锁存器LT1，LT2，LT3，每一个锁存器都有输入SET，RESET和一个输出Q；三个同步触发器D1，D2，D3，每一个触发器都有一个输入D，一个触发输入CLK和一个输出Q；一些与门A2，A3，A4；一些或门O1，O2，O3；以及一些反向门I1，I2。
锁存器LT1的输入SET接收由解调器DEMC(图3)发送的信号FED，并在其输入RESET接收门O1的输出，该门的输入接收信号RST和信号MODE2。锁存器LT1的输出Q发送一个信号EFD1，将该信号提供给门A1的第二输入以及门A2的一个输入和门A3的一个输入。门A2的第二输入接收信号W1，其输出与门O2的输入相连，门O2的输出提供给触发器D1的输入D。触发器D1的输入CLK接收信号FED，其输出Q提供给触发器D2的输入D。触发器D2的输入CLK接收门I1发送的反向信号FED，并且在其输出Q发送信号SOFD1，再将该信号发送到门O2的第二输入中。
门A3的第二输入接收信号STC，其第三输入接收门I2发送的反向信号SOFD1。门A3的输出提供给触发器D3的输入D，而触发器的输入CLK接收时钟信号CK，其输出发送一个信号SETMODE2。将信号SETMODE2提供给锁存器LT2的输入SET，锁存器的输入RESET接收信号SET，而其输出Q发送信号MODE2。
将信号MODE2提供给门A4的一个输入，该门的第二输入接收信号W2，其第三输入接收解调器DEMC(图3)发送的信号RED。将门A4的输出提供给锁存器LT3的输入SET，该锁存器的输入RESET接收门O3的输出。门O3的各输入接收信号RST和信号SOFD1。锁存器LT3的输出Q发送信号SOFD和SEL，此处这两个信号相同。
在图5A-5C中示出了接收起始帧SOF1时电路FIC的运行情况，这些电路分别表示起始帧SOF1的形状和信号FED，FED1，W1，SOFD1，SOFD2/SEL。在时间T0，以及在用信号RST使整个电路FIC回零以后，出现第一场孔(图5A)。信号FED具有为1的脉冲(图5B)，该脉冲使锁存器LT1输出的信号FED1到达1(图5C)。当到达时间T1以及计算机处在对应于时间间隔T1-T2的计算范围内时，信号W1到达1(图5D)，门A2的输出到达1，将触发器D1的输入D设定成1。在时间间隔T1-T2中出现第二场孔时，信号FED重新具有为1的脉冲(图5B)。触发器D1的输出Q在脉冲FED的上升边到达1，触发器D2的输出Q的在脉冲FED(图5E，信号SOED1)的下降边到达1。到达1的信号(SOFD1)抑制了门A3，从而电路FIC的其它部分保持截止。因而信号SOFD2不能再到达1，而保持等于0(图5F)。
在图6A-6H中示出了接收起始帧SOF2时电路FIC的运行情况，这些电路分别表示起始帧SOF2的形状和信号FED，FED1，STC，MODE2，W2，RED，SOFD2/SEL。在时间T0，出现第一场孔(图6A)，信号FED具有为1的脉冲(图6B)，该脉冲使锁存器LT1输出的信号FED1到达1(图6C)。当到达时间Tch时，电路BT2输出的信号STC到达1(图6D)。门A3的输出到达1，触发器D3的输出到达1(信号SETMODE2)以及信号MODE2到达1(图6E)。信号MODE2到达1就将锁存器LT1重新设定到零，从而使信号FED1回到零(图6C)，这样也就抑制了电路FIC的一部分对起始帧SOF1的检测，这一部分包括门A1和触发器D1，D2。这样，触发器D2的输出信号SOFD1保持在零。
当到达时间T3以及计算机处在对应于时间间隔T3-T4的计算范围内时，信号W2到达1(图6F)。在场孔结束时，在时间T3和T4之间的磁场包络(图6A)中出现上升边，信号RED具有为1的脉冲(图6G)，电路BT3的输出信号W2总是为1。锁存器LT2将信号MODE2保持在1(图6E)，门A4的输出到达1，锁存器LT3的输出信号SOFD2/SEL也到达1(图6H)。
简言之，在检测了第一下降边FE1以后，如果只是检测时间T1和T2之间的第二下降边FE2，则信号SOFD1到达1，或者说，如果只是检测时间T3和T4之间的上升边RE1，则信号SOFD2到达1。此外，当信号SOFD1到达1时，就将信号SOFD2锁定为0，当信号SOFD2到达1时，就从时间Tch起将信号SOFD1锁定为0。信号MODE2到达1表示集成电路能够转换到一种运行模式中，该模式对应于符合协议ISO/IEC14443-B的通信，只有在信号SOFD2到达1的时刻，这种运行模式才有效，此时才能认可。
根据规则ISO/IEC15693的场孔就是磁场振幅10％或100％的调制，在100％调制的情况下，伴随这些场孔的是时钟信号全部消失，这是因为载波消失的缘故。本发明的一个优选实施模式在于，在每个下降边以后，不论磁场振幅的调制深度有多大，均使计算机CMPT回零，使时钟CK强行停止。这样，在10％调制和100％调制之间不形成差别，不论调制的深度有多大，集成电路FIC均能稳定均匀地运行。按照图4的实施方式，通过在门A1的第三输入提供信号FED就能很方便地得到这种特征。信号FED的脉冲为1etu的时间，这些脉冲使计算机CMPT回零，并在1etu的时间中抑制计算机。1etu的时间就是信号FED的脉冲周期，它对应于场孔的时间，从而在10％调制和100％调制之间不形成差别。因此要确定数直VAL1，VAL2和VAL3，以便在每个下降边以后，在1etu期间考虑计算机的停止，为了考虑时钟信号的停止，应当从时间T1，T2和Tch中推导出1etu的数值。
根据协议ISO/IEC14443-B的场孔对应于磁场振幅的10％的调制。这些场孔不使时钟信号消失。然而，在检测第一下降边时，在1etu期间，最好使计算机回零，并用信号FED抑制该计算机，因为我们不知道该第一下降边是对应于起始帧SOF1还是SOF2。另外，时间T3和T4的计算规则与计算时间T1，T2和Tch的规则相同，为了考虑时钟信号的停止，应当从时间T3和T4中推导出1etu的数值。
现在再回到图3，解码单元DEC20对信号SOFD1到达1的检测使用的是检测过程中数据比特的常规解码过程，而数据比特保持起始帧。同样，解码单元DEC21对信号SOFD2到达1的检测使用的是检测过程中数据比特的常规解码过程，而数据比特一直都是起始帧，为的是从一个起始比特开始。
另外，从上面已经发现，控制多路转换器MUX选择输入的信号SEL等于信号SOFD2。所以，多路转换器根据缺省情况选择解码单元DEC20的输出，而不考虑信号SOFD1的数值，只有信号SOFD2到达1时才选择解码单元DEC21的输出。
在变型的实施方案中，多路转换器还可以由一个等于信号SOFD1的信号SEL控制。
另外，到达1的信号SOFD1可以用于无电压接通解码单元DEC2，反之，到达1的信号SOFD2还可以用于无电压接通解码单元DEC1。在这种情况下，如果将两个解码单元DEC20，DEC21的输出连接，并且在解码单元被解除作用时保证每一个解码单元的输出处在高阻抗的状态，就可以不一定提供多路转换器。
这样，根据本发明对一个解码单元的选择也可以利用安装在这些解码单元输出处的一个多路转换器或多个开关和/或使相应解码单元解除作用来确保解码单元输出的多路转换，可以将这些运行相结合，和/或使这些解码单元的输出连接来选择一个解码单元，这种连接使其中一个输出具有高阻抗。
图7中示出了本发明的解码电路DECC3的变型实施方案。在该实施方案中，将电路FIC省略，该电路作为与解码单元分开的独立电路，解码电路只包括两个解码单元DEC30，DEC31和多路转换器MUX。每一个解码单元确保自己对帧形的检测，该帧与归于自己的协议相符，同时解码单元DEC30例如确保对帧SOF1的形状进行检测，并保证发送信号SOFD 1，解码单元DEC31确保对帧SOF2的形状进行检测，并保证发送信号SOFD2。如上所述，此时信号SOFD2用于控制多路转换器MUX，而信号SOFD1也可以用于该目的。
该实施方案使上述电路FIC分成两部分，这两部分分别在解码单元DEC30和解码单元DEC31中。现在参见图4，处在解码单元DEC30中的那部分例如包括第一计算机CMPT和元件BT1，LT1，O1，O2，A1，D1和D2，而处在解码单元DEC31中的那部分包括第二计算机CMPT和元件BT2，BT3，A3，A4，O3，D3，LT2和LT3。在这种情况下，将锁存器LT2发出的信号MODE2发送到解码单元DEC30中。
另一方面，可以将作为解除信号(当SOFD1＝1时)的信号SOFD1提供给解码单元DEC31，可以将作为解除信号(当SOFD2＝1时)的信号SOFD2提供给解码单元DEC3。如果这种解除伴随有解码单元输出的高阻抗，则可以任选多路转换器。
显然，本发明可以由其它不同的变型和实施方案。特别是我们上面考虑的集成电路IC2包括单一的一个为两种运行方式所共有的编码电路(CDC)。实际上，当集成电路利用协议ISO/IEC 15693和协议ISO/IEC14443-B时就是这种情况，这些协议为沿集成电路方向向读出装置传送数据而给出的编码是相同的。然而，本发明能够适用于任何形式的协议，如果需要的话，编码电路CDC可以包括两个不同的解码单元，这两个解码单元由信号SOFD1和SOFD2选择。
同样，提供能够保证按照三个甚至更多不同协议进行通信的集成电路也在本发明范围内。
最后，在上述情况中，为简单起见，可以考虑时钟提取器电路(CEC1)发送一个与集成电路运行模式无关的时钟信号CK。实际上，最好将一个时钟提取器电路CEC1用作两个运行模式，该时钟提取器电路包括一个选择运行模式的输入，而该输入由信号SOFD1、SOFD2、SEL/SOFD1(如果SEL＝SOFD1)或SEL/SOFD2中的一个进行控制，这如图3和7所示的相同。在这种情况下，电路CEC1根据集成电路的运行模式发送一个时钟信号CK0或一个时钟信号CK1。
例如，时钟信号CK0用于解码单元DEC20，DEC30，在信号SOFD1，SOFD2中的一个到达1之前在缺省情况下发送该时钟信号。当信号SOFD2到达1时发送时钟信号CK1，该时钟信号适用于另一个解码单元DEC21，DEC31。
在上述实施模式的范围内，当集成电路按照协议ISO/IEC 15693运行时，时钟信号CK0的频率例如是13.56/32MHz，即423kHz，当集成电路按照协议ISO/IEC14443-B运行时，时钟信号CK0的频率是13.56/8MHz，即1.69MHz。
Claims (14)
1.一种无接点集成电路，该集成电路包括：
通过电感耦合发送/接收数据的发送/接收设备，
根据至少两个确定的协议提供通信的设备，每一个协议均包括在开始通信时发送一个起始帧，
一个根据第一协议对编码的数据进行解码的第一解码单元，
至少一个根据至少一个第二协议对编码的数据进行解码的第二解码单元，
用以识别通信开始时接收到的起始帧的外形、以及根据所述起始帧的外形把所述集成电路自动切换成满足一个或另一个协议的通信模式的起始帧外形识别设备，以及
根据由所述起始帧外形识别设备识别的起始帧的外形而选择第一解码单元或第二解码单元的选择设备。
2.根据权利要求1的无接点集成电路，其特征在于，
所述起始帧外形识别设备包括：
-用以检测对应于第一协议的第一类起始帧的第一类起始帧检测设备，在检测到第一类起始帧时，该第一类起始帧检测设备用于发送第一起始帧检测信号；以及
-用以检测对应于第二协议的第二类起始帧的第二类起始帧检测设备，在检测到第二类起始帧时，该第二类起始帧检测设备用于发送第二起始帧检测信号。
3.根据权利要求2的无接点集成电路，其特征在于：
所述第一类起始帧检测设备用于检测通过电感耦合接收到的信号的第一变化边沿，然后在一个第一时间窗口中检测通过电感耦合接收到的信号的第二变化边沿，
所述第二类起始帧检测设备用于检测通过电感耦合接收到的信号的第一变化边沿，然后在一个第二时间窗口中检测通过电感耦合接收到的信号的第二变化边沿。
4.根据权利要求3的无接点集成电路，其特征在于：
所述第一类起始帧检测设备用于检测两个同类的变化边沿，以及
所述第二类起始帧检测设备用于检测第一类变化边沿及与该第一类变化边沿相反的第二类变化边沿。
5.根据权利要求3的无接点集成电路，其特征在于：所述集成电路包括用以在通过电感耦合接收到的信号出现第一变化边沿以后，当位于第一和第二时间窗口之间确定的时间过了时，抑制所述第一类起始帧检测设备的设备。
6.根据权利要求2-5之一的无接点集成电路，其特征在于所述集成电路包括用以在检测到第一类起始帧时，抑制所述第二类起始帧检测设备的设备。
7.根据权利要求2-5之一的无接点集成电路，其特征在于所述集成电路包括一个为第一和第二解码单元所共有的起始帧识别电路，该起始帧识别电路包括第一类起始帧检测设备和第二类起始帧检测设备。
8.根据权利要求1的无接点集成电路，其特征在于：
-所述第一解码单元包括第一类起始帧检测设备，
-所述第二解码单元包括第二类起始帧检测设备。
9.根据权利要求1的无接点集成电路，其特征在于所述的选择第一解码单元或第二解码单元的选择设备包括解除第二解码单元作用或解除第一解码单元作用的设备。
10.根据权利要求1的无接点集成电路，其特征在于所述的选择第一解码单元或第二解码单元的选择设备包括用以多路转换各解码单元输出的多路转换设备。
11.根据权利要求10的无接点集成电路，其特征在于在缺省情况下所述多路转换设备用于选择第一解码单元的输出，在接收到对应于第二解码单元的协议的起始帧时，该多路转换设备用于选择第二解码单元的输出。
12.根据权利要求10的无接点集成电路，其特征在于所述多路转换设备包括由起始帧检测信号驱动的选择输入。
13.根据权利要求1-5和8-12其中之一的无接点集成电路，其特征在于所述集成电路包括一个时钟提取器电路，当集成电路处在符合第一协议的通信模式中时，该时钟提取器电路用于发送频率确定的第一时钟信号，当集成电路处在符合第二协议的通信模式中时，该时钟提取器电路用于发送频率与第一时钟信号频率不同的第二时钟信号。
14.根据权利要求1-5和8-12其中之一的无接点集成电路，其特征在于所述集成电路包括至少根据ISO/IEC 15693协议和ISO/IEC 14443-B协议进行通信的通信设备，以及根据通信开始时接收的起始帧的外形，自动转换成满足所述协议中的一个或另一个协议的通信模式的设备。
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