CN1476093A - 双功函数互补金氧半导体晶体管及其制法 - Google Patents
双功函数互补金氧半导体晶体管及其制法 Download PDFInfo
- Publication number
- CN1476093A CN1476093A CNA021298300A CN02129830A CN1476093A CN 1476093 A CN1476093 A CN 1476093A CN A021298300 A CNA021298300 A CN A021298300A CN 02129830 A CN02129830 A CN 02129830A CN 1476093 A CN1476093 A CN 1476093A
- Authority
- CN
- China
- Prior art keywords
- work function
- metal
- semiconductor transistor
- dielectric layer
- gold oxygen
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
一种双功函数互补金氧半导体(CMOS)晶体管及其制法，该双功函数互补金氧半导体晶体管包含有：一基底，其上具有不相重叠的N型井区及P型井区；一介电层，设于该基底上的该N型井区及P型井区内；一金属间扩散栅极，设于该N型井区内的该介电层上，其中该金属栅极包含一低功函数下层金属以及一高功函数上层金属通过金属间扩散至该低功函数下层金属及该介电层的界面；以及一单层金属栅极，设于该P型井区内的该介电层上。
Description
技术领域
本发明涉及半导体的制造的栅极材料以及CMOS晶体管栅极架构，尤其是关于一具有金属间扩散栅极(metal inter-diffusion gate，MIG)的双功函数互补金氧半导体(CMOS)晶体管及其制法。
背景技术
习知的CMOS晶体管栅极材料皆是以多晶硅为主流。然而，随着CMOS元件尺寸越做越小，习知以多晶硅材为主的晶体管架构出现许多问题，例如，多晶硅栅极的空乏情形(depletion)及硼穿透问题等。当CMOS元件尺寸降至70奈米(nanometer)以下时，上述这些问题更显严重，而必须寻找其他先进材料来取代多晶硅材作为CMOS栅极材料。这种先进材料需满足高热稳定性、对于PMOS及NMOS元件分别具有适当的功函数(work function)。
近年来，有许多研究指出某些金属材料，例如钛金属，可以满足上述要求，而用来取代多晶硅材，作为0.1微米世代CMOS晶体管元件的栅极材料。以这些金属材料作为栅极的好处包括可以减低空乏效应及片电阻(sheet resistance)、与高介电常数介电层具有高的热稳定性等。然而，这些金属作为栅极材料的研究目前都遭遇到制程上的问题。这是由于为了分别产生PMOS及NMOS不同功函数栅极，必须沉积两层金属，而在制作的过程中，却势必要将PMOS元件或NMOS元件栅极下方的介电层暴露在金属蚀刻环境中。如此一来，却会造成介电层的薄化或甚至损坏。
发明内容
据此，本发明的主要目的在于提供一种栅极材料以及CMOS晶体管栅极架构以取代习知的多晶硅材，并解决上述问题。
本发明的另一目的在于提供一种具有金属间扩散栅极(MIG)的双功函数CMOS晶体管及其制法。
为达上述目的，本发明提供一种双功函数互补金氧半导体晶体管，包含有：一基底，其上具有不相重叠的N型井区及P型井区；一介电层，设于该基底上的该N型井区及P型井区内；一金属间扩散栅极，设于该N型井区内的该介电层上，其中该金属栅极包含一低功函数下层金属以及一高功函数上层金属通过金属间扩散至该低功函数下层金属及该介电层的界面；以及一单层金属栅极，设于该P型井区内的该介电层上。
依据本发明的较佳实施例，上述的介电层包含有ZrO2、HfO2、Zrsilicate、Hf silicate、或Al doped Zr silicate。此外，该低功函数下层金属由非晶相(amorphous)TaNx所构成，该高功函数上层金属由TaRuxNy(x＝1.2～1.3，y＝0.4～0.6)所构成。
本发明亦提供一种双功函数互补金氧半导体晶体管的制法以形成上述结构，其包含有：提供一基底，其上具有不相重叠的N型井区及P型井区；于该基底上的该N型井区及P型井区内形成一介电层；于该介电层上形成一第一金属层；于该第一金属层上形成一第二金属层；以一光阻层覆盖该P型井区内的该第二金属层，并蚀刻掉该N型井区内的该第二金属层；去除该光阻层；以及进行一回火(anneal)制程，使该P型井区内的该第二金属层通过金属间扩散至其下方的该第一金属层。
附图说明
图1为依据本发明较佳实施例的CMOS晶体管剖面结构示意图；
图2至图5为依据本发明较佳实施例的CMOS晶体管制作示意图。
图式的符号说明
10b P型井 12 介电层
14 金属间扩散栅极 16 低功函数金属栅极(第一金属层)
17 第二金属层 101 PMOS晶体管
102 NMOS晶体管 201 栅极堆叠结构
202 栅极堆叠结构 301 PMOS区域
302 NMOS区域
具体实施方式
本发明提供一种双功函数互补金氧半导体晶体管，其包含有：一基底，其上具有不相重叠的一第一导电型井区及一第二导电型井区；一介电层，设于该基底上的该第一导电型井区及该第二导电型井区内；一金属间扩散栅极(metal inter-diffusion gate，MIG)，设于该第一导电型井区内的该介电层上，其中该金属间扩散栅极包含两上下堆叠金属层分别具有不同的功函数；以及一单层金属栅极，设于该第二导电型井区内的该介电层上。在一较佳实施例中，第一导电型可为N型，第二导电型为P型。在另一较佳实施例中，第一导电型可为P型，第二导电型为N型。以下即通过图式详细说明本发明的一较佳实施例。
请参阅图1，图1为依据本发明较佳实施例的CMOS晶体管元件100剖面结构示意图。本发明的CMOS晶体管元件100为一Ta-Ru金属栅极架构。如图1所示，本发明CMOS晶体管元件100包含有一PMOS晶体管101及一NMOS晶体管102，分别形成在N型半导体基底10a及P型半导体基底10b上。PMOS晶体管101包含有一栅极堆叠结构201。NMOS晶体管102包含有一栅极堆叠结构202。栅极堆叠结构201包含有一金属间扩散栅极(MIG)14及一介电层12设于金属间扩散栅极14下方。栅极堆叠结构202包含有一低功函数金属栅极16及介电层12设于低功函数金属栅极16下方。
依据本发明的较佳实施例，上述的介电层包含有氧化锆(ZrO2)、HfO2、锆硅酸盐(Zr silicate)、Hf硅酸盐(Hf silicate)、或铝掺杂锆硅酸盐(Al doped Zr silicate)等高介电常数介电材料。举例而言，锆硅酸盐可以为(ZrO2)x(SiO2)y，Hf硅酸盐可以为(HfO2)x(SiO2)y，铝掺杂锆硅酸盐可以为(ZrO2)(Al2O3)x(SiO2)y。
金属间扩散栅极(MIG)14由双层金属堆叠，并经过高温回火处理后完成。该双层金属包括一低功函数下层金属(未显示于图1)以及一高功函数上层金属(未显示于图1)。依据本发明的较佳实施例，该低功函数下层金属由非晶相(amorphous)TaNx所构成，高功函数上层金属由TaRuxNy(x＝1.2～1.3，y＝0.4～0.6)所构成。依据本发明的较佳实施例，低功函数金属栅极16是由非晶相(amorphous)TaNx所构成。
请参阅图2至图5，图2至图5为依据本发明较佳实施例的双功函数CMOS晶体管制作示意图。首先，请参阅图2，提供一半导体基底10，其上包含有一N型井10a及一P型井10b。一般而言，半导体基底10会预先形成场氧化层或浅沟隔离(shallow trench isolation，STI)，但是在图中省略。此外，半导体基底10表面一般会以100∶1的氢氟酸(HF)溶液清洗，随后再以快速热氧化制程进行所谓的氮化反应(substratenitridation)。在上述预处理步骤之后，接着沉积一高介电常数材料层12于PMOS区域301及NMOS区域302的半导体基底10表面上。
高介电常数材料层12包含有氧化锆(ZrO2)、HfO2、锆硅酸盐(Zrsilicate)、Hf硅酸盐(Hf silicate)、或铝掺杂锆硅酸盐(Al doped Zrsilicate)等高介电常数介电材料。举例而言，锆硅酸盐可以为(ZrO2)x(SiO2)y，Hf硅酸盐可以为(HfO2)x(SiO2)y，铝掺杂锆硅酸盐可以为ZrO2)(Al2O3)x(SiO2)y。
接着，于PMOS区域301及NMOS区域302内的高介电常数材料层12上依序沉积一第一金属层16及一第二金属层17。在本发明的较佳实施例中，第一金属层16由低功函数下层金属，例如TaNx，所构成。TaNx金属的功函数约为4eV左右，适合用来作为NMOS晶体管的栅极。在本发明的较佳实施例中，第一金属层16建议采用非晶相TaNx金属。非晶相TaNx金属利用钽靶反应性溅镀法(reactive sputtering)在含有氮气及氩气环境中沉积在高介电常数材料层12上。在溅镀的过程中，N/Ta比值被控制在0.45至0.55之间，以形成所要的非晶相TaNx金属结构。N/Ta比值可以利用氮气分压来控制。
在本发明的较佳实施例中，第二金属层17为一高功函数上层金属，例如TaRuxNy(其中x＝1.2～1.3，y＝0.4～0.6)，所构成。TaRuxNy金属的功函数约为5eV左右，适合用来作为PMOS晶体管的栅极。TaRuxNy金属可以利用共溅镀物理气相沉积法(co-sputtering physical vapordeposition)在含氮气环境中形成。
如图3所示，接着以一光阻(未显示)覆盖PMOS区域301的第二金属层17，并利用金属蚀刻将NMOS区域302内的第二金属层17蚀刻掉，以暴露出NMOS区域302内的第一金属层16。接着，如图4所示，再利用微影及蚀刻方法分别定义出PMOS区域301及NMOS区域302的栅极堆叠结构201及202。
最后，如图5所示，进行一金属间扩散制程，在400℃，含10％H2/N2环境中进行约30至90分钟的高温回火。使包含低功函数下层金属16以及高功函数上层金属17的金属栅极201进行金属间扩散，以形成一金属间扩散栅极14。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明专利的涵盖范围。
Claims (19)
1.一种双功函数互补金氧半导体晶体管，其特征是：包含有：
一基底，其上具有不相重叠的一第一导电型井区及一第二导电型井区；
一介电层，设于该基底上的该第一导电型井区及该第二导电型井区内；
一金属间扩散栅极，设于该第一导电型井区内的该介电层上，其中该金属间扩散栅极包含两上下堆叠金属层分别具有不同的功函数；以及
一单层金属栅极，设于该第二导电型井区内的该介电层上。
2.如权利要求1所述的双功函数互补金氧半导体晶体管，其特征是：该介电层为一高介电常数材料所构成。
3.如权利要求2所述的双功函数互补金氧半导体晶体管，其特征是：该介电层包含有ZrO2、HfO2、Zr silicate、Hf silicate、或Al doped Zrsilicate。
4.如权利要求1所述的双功函数互补金氧半导体晶体管，其特征是：该金属间扩散栅极包含一低功函数下层金属以及一高功函数上层金属通过金属间扩散至该低功函数下层金属及该介电层的界面。
5.如权利要求4所述的双功函数互补金氧半导体晶体管，其特征是：该低功函数下层金属由TaNx所构成。
6.如权利要求5所述的双功函数互补金氧半导体晶体管，其特征是：该低功函数下层金属由非晶相TaNx所构成。
7.如权利要求4所述的双功函数互补金氧半导体晶体管，其特征是：该低功函数上层金属的功函数约为4eV。
8.如权利要求4所述的双功函数互补金氧半导体晶体管，其特征是：该高功函数上层金属由TaRuxNy所构成，其中x＝1.2～1.3，y＝0.4～0.6。
9.如权利要求4所述的双功函数互补金氧半导体晶体管，其特征是：该高功函数上层金属的功函数约为5eV。
10.如权利要求1所述的双功函数互补金氧半导体晶体管，其特征是：该单层金属栅极由非晶相TaNx所构成。
11.如权利要求1所述的双功函数互补金氧半导体晶体管，其特征是：该第一导电型为N型，该第二导电型为P型。
12.一种双功函数互补金氧半导体晶体管的制法，其特征是：包含有：
提供一基底，其上具有不相重叠的N型井区及P型井区；
于该基底上的该N型井区及P型井区内形成一介电层；
于该介电层上形成一第一金属层；
于该第一金属层上形成一第二金属层；
以一光阻层覆盖该P型井区内的该第二金属层，并蚀刻掉该N型井区内的该第二金属层；
去除该光阻层；以及
进行一回火制程，使该P型井区内的该第二金属层通过金属间扩散至其下方的该第一金属层。
13.如权利要求12所述的制法，其特征是：该介电层为一高介电常数材料所构成。
14.如权利要求12所述的制法，其特征是：该介电层包含有ZrO2、HfO2、Zr silicate、Hf silicate、或Al doped Zr silicate。
15.如权利要求10所述的制法，其特征是：该第一金属层由TaNx所构成。
16.如权利要求15所述的制法，其特征是：该第一金属层由非晶相TaNx所构成。
17.如权利要求16所述的制法，其特征是：该非晶相TaNx控制N/Ta比值在0.45至0.55之间而形成。
18.如权利要求12所述的制法，其特征是：该第二金属层由TaRuxNy所构成，其中x＝1.2～1.3，y＝0.4～0.6。
19.如权利要求12所述的制法，其特征是：该回火制程在400℃，在10％H2/N2环境中进行约30至90分钟。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021298300A CN1476093A (zh) | 2002-08-15 | 2002-08-15 | 双功函数互补金氧半导体晶体管及其制法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CNA021298300A CN1476093A (zh) | 2002-08-15 | 2002-08-15 | 双功函数互补金氧半导体晶体管及其制法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN1476093A true CN1476093A (zh) | 2004-02-18 |
Family
ID=34144302
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNA021298300A Pending CN1476093A (zh) | 2002-08-15 | 2002-08-15 | 双功函数互补金氧半导体晶体管及其制法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN1476093A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100517751C (zh) * | 2005-09-13 | 2009-07-22 | 株式会社东芝 | 半导体器件 |
| CN101916771B (zh) * | 2004-04-20 | 2013-01-23 | 英特尔公司 | 用于制造具有高k栅极电介质层和金属栅电极的半导体器件的方法 |
| CN103681802A (zh) * | 2012-09-18 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构及其制作方法 |
| CN103681507A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| WO2014082339A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | N型mosfet的制造方法 |
-
2002
- 2002-08-15 CN CNA021298300A patent/CN1476093A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101916771B (zh) * | 2004-04-20 | 2013-01-23 | 英特尔公司 | 用于制造具有高k栅极电介质层和金属栅电极的半导体器件的方法 |
| CN100517751C (zh) * | 2005-09-13 | 2009-07-22 | 株式会社东芝 | 半导体器件 |
| CN103681802A (zh) * | 2012-09-18 | 2014-03-26 | 中国科学院微电子研究所 | 一种半导体结构及其制作方法 |
| CN103681802B (zh) * | 2012-09-18 | 2016-09-14 | 中国科学院微电子研究所 | 一种半导体结构及其制作方法 |
| CN103681507A (zh) * | 2012-09-20 | 2014-03-26 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN103681507B (zh) * | 2012-09-20 | 2017-02-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| WO2014082339A1 (zh) * | 2012-11-30 | 2014-06-05 | 中国科学院微电子研究所 | N型mosfet的制造方法 |
| CN103855013A (zh) * | 2012-11-30 | 2014-06-11 | 中国科学院微电子研究所 | N型mosfet的制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW519760B (en) | Doped zirconia, or zirconia-like, dielectric film transistor structure and deposition method for same | |
| KR100500013B1 (ko) | 반도체장치 및 그 제조방법 | |
| TW546820B (en) | Single transistor ferroelectric transistor structure with high-k insulator and method of fabricating same | |
| CN1253926C (zh) | 多重栅极介电层的结构及其制造方法 | |
| EP1368822B1 (en) | Rhodium-rich oxygen barriers | |
| JP4046588B2 (ja) | キャパシタの製造方法 | |
| CN1675759A (zh) | 使用金属氧化物形成双重栅极氧化物器件的方法及其合成器件 | |
| US8659087B2 (en) | Electronic device with a gate electrode having at least two portions | |
| JP2004214661A (ja) | トランジスタゲートの製造及び高誘電率ゲート誘電体の粗さを減少する方法 | |
| US6184927B1 (en) | Methods of forming ferroelectric capacitors having a diffusion barrier layer | |
| US8946044B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
| CN1476093A (zh) | 双功函数互补金氧半导体晶体管及其制法 | |
| CN1191611C (zh) | 制作双栅极结构的方法 | |
| CN1457086A (zh) | 基极制作方法 | |
| CN1610096A (zh) | 利用自行对准金属硅化物制程形成多晶硅电容器的方法 | |
| JPS60132353A (ja) | 半導体装置の製造方法 | |
| US6908806B2 (en) | Gate metal recess for oxidation protection and parasitic capacitance reduction | |
| CN1282224C (zh) | 半导体结构的制造方法 | |
| US20060043466A1 (en) | Stepped gate configuration for non-volatile memory | |
| CN103094208A (zh) | 晶体管的制造方法 | |
| US6037256A (en) | Method for producing a noble metal-containing structure on a substrate, and semiconductor component having such a noble metal-containing structure | |
| US7303970B2 (en) | Method of fabricating dielectric mixed layers and capacitive element and use thereof | |
| CN101325158A (zh) | 半导体器件及形成其栅极的方法 | |
| CN2751446Y (zh) | 多重栅极介电层的结构 | |
| CN1172378C (zh) | 栅电极及其形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C02 | Deemed withdrawal of patent application after publication (patent law 2001) | ||
| WD01 | Invention patent application deemed withdrawn after publication |