CN1218489C - 可调扩频时钟发生器及其实现方法 - Google Patents
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Abstract
本发明提供一种用于扩频时钟信号的方法和设备，所述方法包括如下步骤：(1.a)确定时钟信号的基准周期T和周期偏移DT之间的关系R；(1.b)接收具有基准周期T的时钟信号；(1.c)调节延迟步骤DS，使得在步骤(1.d)中生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期；(1.d)生成具有在(T-DT)到(T+DT)范围之间的周期的扩频时钟信号。步骤(1.c)和(1.d)可以通过对延迟步骤中、可变延迟周期中的变化进行补偿，和/或对基准周期的改变进行补偿的方式，被不断地重复。
Description
发明领域
一种可扩频时钟发生器及其实现方法。
背景技术
许多电子设备需要至少一个用于同步的时钟信号。高频时钟信号的生成会导致电磁干扰，这种干扰在时钟频率及其谐波处具有峰值振幅。
扩频时钟发生器通过在预定的频率范围内扩展时钟频率来减少电磁干扰成分的振幅。下列美国专利描述了一些现有技术的扩频时钟发生器：Tozan等人的5,651,035；Liu等人的6,014,063；Booth等人的5,872,807；Black等人的5,812,590。
现有技术的解决方案适于处理具有预定时钟频率的固定时钟信号。此外，现有技术的扩频时钟发生器的特征是具有固定参数。例如。Liu建议通过将时钟信号提供给多个延迟线路、生成多个延迟的时钟信号和选择多种延迟信号来生成扩频时钟。延迟线路的延迟是固定的。这种解决方案也是非常消耗能量的，因为即使没有被用于生成延迟时钟信号，许多延迟线路仍然处于激活状态。Liu还建议扩频时钟发生器要有一个电流控制振荡器，其中CCO的电流可以被增加或减少一个固定的量。Booth所描述的扩频时钟发生器也是非常复杂的，而且它仅局限应用于相对地缓慢变化的时钟频率。
现有技术的解决方案不适于为时钟频率中的变化，和/或扩频时钟发生器的性能(behavior)中的变化提供补偿。时钟频率可以被故意的或者不是故意的改变。时钟频率可以依赖于设备的操作模式。当设备在空闲模式或低能耗模式下运转时，可以降低时钟频率以节约能量。设备温度的变化会改变时钟频率和扩频时钟发生器的性能。此外，时钟频率的元件误差(component tolerance)和过程变化常常导致时钟频率和扩频时钟发生器的特性的较大变化。
许多现代设备由至少两个时钟信号所驱动。例如，一个单一的移动电话可以处理多个蜂窝电话系统，诸如GSM，JDC，PCN，PCS，AMPS，DECT和CDMA。每个系统都有自己的工作频率。因此，这种蜂窝电话由具有不同频率的不同时钟信号所驱动。为每一个频率设计一个单独的扩频时钟发生器太花费时间，并使设备的设计复杂化。因此，存在一种需要：提供可重用单一扩频时钟发生器模块。
存在一种需要：提供一种可调扩频时钟发生器及其实现方法。还需要提供一种自动校准扩频发生器，用于补偿时钟频率，或扩频时钟发生器的性能变化。
附图说明
虽然在附加的权利要求书对本发明中做了特别的说明，但在下面的结合附图的详细说明中介绍了本发明的其它方面，其中：
图1是本发明的优选实施例中，用于生成扩频时钟信号的方法的流程图；
图2是本发明的另一个优选实施例中，用于生成扩频时钟信号的方法的流程图；
图3是本发明的优选实施例中，用于生成扩频时钟信号的装置的原理图描述；
图4是本发明的优选实施例中，可变延迟单元的原理图描述。
具体实施方式
应当注意，在详细描述和相关附图中所使用的特殊的形式和表述，以及详细介绍的特殊的结构和操作，仅仅是出于说明的目的，并不是说附加的权利要求书中所描述的本发明的范围仅限于此。
本发明提供了一种改进的方法，这种方法通过延迟时钟信号以用于可变的延迟周期克服了现有技术，缺点，其中，可变延迟周期能被调节，以处理不同的时钟信号频率，并为影响所述可变延迟周期的不同参数中的变化提供补偿。
本发明提供了一种用于生成扩频时钟信号的方法，这个方法包括如下步骤：(1.a)确定时钟信号的基准周期T和周期偏移DT之间的关系R；(1.b)接收具有基准周期T的时钟信号；(1.d)决定DT，并生成具有在(T-DT)到(T+DT)范围之间的扩频时钟信号。DT是基于T和R的。时钟信号被延迟一个可变延迟周期。可变延迟周期可以被(a)每个时钟周期，(b)随机地，(c)在预定的方式中，(d)通过延迟步长DS，(e)通过多重延迟步长DS所改变。DS通常小于周期偏移DT，并远远小于基准周期T。合适地，扩频时钟的生成涉及通过可变延迟线路传送时钟信号，以按可变延迟周期延迟时钟信号。
本发明还提供一种用于生成扩频时钟信号的方法，这个方法还包括如下步骤：(1.c)调节延迟步长DS，使在步骤(1.d)中生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期的。步骤(1.c)和(1.d)可以在为延迟步长中、在可变延迟周期中，和/或对基准周期的改变中进行补偿的方式中，被不断地重复。当扩频发生发生器或连接到它的设备的温度改变时，延迟步长和/或扩频时钟发生器的性能会改变。
本发明提供了一种用于生成扩频时钟信号的方法，这个方法涉及一个调节阶段(adjustment stage)，其中步骤(1.c)还包括如下步骤：(1.c.1)为可调节延迟线路提供时钟信号，并生成延迟时钟信号，和(1.c.2)比较时钟信号和延迟时钟信号，并相应地改变DS。合适合适地，延迟时钟信号被提供给第一计数器，时钟信号被提供给第二计数器。
本发明提供了一种用于生成扩频时钟信号的方法和装置。时钟信号通过具有可变延迟周期的可变延迟线路。可变延迟线路的可变延迟周期被一控制字所控制，并且步骤(1.c)还包括如下步骤：(1.c.1)学习(learning)至少一个控制字CW，这个控制字导致可变延迟线路通过至少一个延迟步长DS来延迟时钟信号，和(1.c.2)存储所述至少一个控制字CW，从而在步骤(1.d)期间可以为可变延迟线路提供至少一个控制字CW。步骤(1.c.1)可以涉及学习一个控制字集，它们导致可变延迟线路通过多个DS来延迟时钟信号。
合适地，可变延迟周期被基本控制信号集的组合所控制。步骤(1.b)后面跟随着学习和存储基本控制信号集的步骤(1.c)。步骤(1.c)和(1.d)可以通过对延迟步长中、可变延迟周期中的变化进行补偿，和/或对基准周期的改变进行补偿的方式，被不断地重复。
本发明提供了一种用于生成扩频时钟信号的方法和装置。可变延迟周期可以是多个延迟子周期的集合。每个延迟子周期的长度被源于所述基本控制信号集的至少一个基本控制信号所控制。基本控制集的组合可以在每个时钟周周期内变化，随机地变化，或根据预定义的方式变化。
本发明提供了一种用于生成扩频时钟信号的装置，这个装置包括：一个可变延迟线路，它用于接收具有基准周期T的时钟信号、将时钟信号延迟一个可变延迟周期并提供扩频时钟。一个连接到可变延迟线路控制单元，它用于接收控制参数R，R定义了基准周期T和周期偏移DT之间的关系，控制单元适于控制可变延迟线路的可变延迟周期，使扩频时钟具有在(T-DT)到(T+DT)范围之间的周期。合适地，DT远小于T，DT等于T*R。
本发明提供了一种用于生成扩频时钟信号的装置，这个装置还包括一个连接到控制单元的学习单元，它用于接收时钟信号并调节延迟步长DS，使得在步骤(1.d)期间生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期。学习单元可以通过对延迟步长中、可变延迟周期中的变化进行补偿，和/或对基准周期的改变进行补偿的方式，被不断地激活。
本发明提供了一种用于生成扩频时钟信号的装置，其中控制单元发送多个控制信号给可变延迟线路，以用于确定可变延迟周期。学习单元适用于学习和存储至少一个控制字CW，这个控制字导致可变延迟线路通过至少一个延迟步长DS来延迟时钟信号。控制字还被提供给控制单元和可变延迟线路。合适地，学习单元适用于学习和存储一个控制字集，它们导致可变延迟线路通过多个DS来延迟时钟信号。
本发明提供了一种用于生成扩频时钟信号的装置，其中可变延迟周期被一个基本控制信号集的组合所控制。学习单元适用于学习和存储基本控制信号集。控制单元从学习单元接收到基本控制信号集，并为可变延迟线路提供基本控制信号集的组合。
本发明提供了一种用于生成扩频时钟信号的装置，其中可变延迟线路包括多个串联的可变延迟单元，每个可变延迟单元使信号延迟一个子周期延迟。每个延迟子周期的长度由源于基本控制信号集的至少一个基本控制信号控制。基本控制信号集的组合可以在延迟步长中、可变延迟周期中的变化进行补偿，和/或对基准周期的改变进行补偿的方式，不断地变化。
图1是本发明的优选实施例中的用于生成扩频时钟信号的方法10的流程图。优选地，方法10包括步骤20，30和50，所有的步骤都被框图说明。连接步骤的实线29和39表示优选的方法流。
用于生成扩频时钟信号的方法10包括下列步骤：用于确定时钟信号的基准周期T和周期偏移DT之间的关系R的步骤20；用于接收具有基准周期T的时钟信号的步骤30；用于生成具有在(T-DT)到(T+DT)范围之间的周期的扩频时钟信号的步骤50，DT由基准周期T和预定的关系R导出。方法10允许为不同时钟频率生成扩频时钟信号。方法10允许设计一个可重用的扩频时钟发生器。步骤50可以跳转到步骤30，以核对时钟基准周期，并调节可变延迟周期，从而对时钟基准周期的变化进行补偿。合适地，为了使接收扩频时钟的设备适当的运行，DT远小于T。通常DT小于0.01*T。
步骤50涉及到使时钟信号延迟一个可变延迟周期。可变延迟周期被改变，从而在频率范围内扩展时钟信号和它的谐波的能量。可变延迟周期可以被(a)每个时钟周期，(b)随机地，(c)在预定的方式中，(d)通过延迟步长DS，(e)通过多个延迟步长DS，所改变。DS通常小于周期偏移DT。合适地，步骤50涉及使时钟信号通过可变延迟线路，从而使时钟信号延迟一个可变延迟周期。
图2是本发明的另一个优选实施例中，用于生成扩频时钟信号的方法11的流程图。优选地，方法11包括步骤20，30，40和50。所有的步骤都被框图说明。连接步骤的实线29，39，49和59表示优选的方法流。
方法11允许对时钟频率的变化，和/或扩频时钟发生器的特征性能的变化进行补偿。方法11类似于方法10，但是它有一个附加步骤40，用于调节延迟步长DS，使得在步骤50期间生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期。步骤40允许为时钟频率的变化和/或扩频时钟发生器的特征性能的变化进行补偿。合适地，步骤40和50可以被不断地重复，因此方法11允许不断补偿。如果延迟步长或基准频率中的变化遵循预定义的模式，或者能够被测量，那么，步骤40和50将被相应地重复。
步骤40还包括步骤42和44。步骤42通过可变延迟线路的仿真器生成仿真信号，比较时钟信号和仿真信号，并相应地改变DS。
合适地，仿真信号被提供给第一计数器，时钟信号被提供给第二计数。将根据图3对步骤44进行更详细的解释。
在本发明的另一个优选实施例中，步骤50涉及使时钟信号通过具有可变延迟周期的可变延迟线路。可变延迟线路的可变延迟周期由控制字控制。步骤42涉及学习至少一个控制字CW，这个控制字导致可变延迟线路通过至少一个延迟步长DS来延迟时钟信号。步骤44存储所述至少一个控制字CW，使得在步骤50期间可以为可变延迟线路提供至少一个控制字CW。步骤42还可以通过学习控制字集的方式被应用，控制字集导致可变延迟线路通过多个DS来延迟时钟信号。
在本发明的另一个优选实施例中，可变延迟周期被一个基本控制信号集的组合控制。步骤40涉及学习和存储基本控制信号集。合适地，步骤40和50可以被不断地重复，因此方法11允许不断地进行补偿。如果在延迟步长或基准频率中的变化遵循预义的模式，或者能够被测量，那么，步骤40和50将被相应地重复。
在本发明的另一个优选实施例中，可变延迟周期是多个延迟子周期的之和。每个延迟子周期的长度被源于基本控制信号集的至少一个基本控制信号控制。基本控制集的组合可以在每个时钟周周期内变化，随机变化或根据预定方式变化。
图3是用于生成扩频时钟信号的装置100的原理图描述。装置100包括：(A)可变延迟线路110，它用于接收具有基准周期T的时钟信号，使时钟信号延迟一个可变延迟周期并提供扩频时钟。合适地，时钟延迟通过至少一个延迟步长DS来完成；(B)连接到可变延迟线路110的控制单元120，它用于接收控制参数R，R定义了基准周期T和周期偏移DT之间的关系。控制单元120适于控制可变延迟线路的可变延迟周期，使得扩频时钟具有在(T-DT)到(T+DT)范围之间的周期。合适地，DT远小于T，DT等于T*R。
装置100还包括连接到控制单元120的学习单元130，用于接收时钟信号和调节延迟步长DS，使得在步骤(1.d)期间生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期。学习单元130可以被不断的激活，使得装置100允许不断地对它的性能的变化进行补偿，或者可以在时钟信号中被激活。如果延迟步长或基准频率中的变化遵循预定的模式，或者能够被测量，那么，学习单元130就可以相应地被激活。学习单元130学习时钟信号或装置100的性能中的改变，并相应地改变延迟步长DS。
控制单元120向可变延迟线路110发送多个控制信号，以确定可变延迟周期。学习单元130适于学习和存储至少一个控制字CW，该控制字导致可变延迟线路110通过至少一个延迟步长DS来延迟时钟信号。控制字CW还被提供给控制单元120和可变延迟线路110。合适地，学习单元130适于学习导致可变延迟线路通过多个延迟步长DS延迟时钟信号的控制字集。
控制单元120还包括模式发生器121，翻译表122。模式发生器121生成具有预定模式的一个信号序列。这个序列被提供给翻译表122，翻译表122将这个序列翻译成定义可变延迟线路的延迟的控制字。合适地，翻译表122被学习单元130更新。这些更新允许装置100对T、DS或设备100中的状态的变化提供补偿。
优选地，模式发生器121包括随机数发生器129和模式计数器128。随机数发生器129为模式计数器128提供随机或伪随机数字序列。这种发生器可以通过连接到多个XOR逻辑单元的多位寄存器来实现。模式计数器128的上下文(context)相应地下降或上升。
合适地，可变延迟周期被基本控制信号集所控制。学习单元130适于学习和存储控制信号集。控制单元120从学习单元130接收控制信号集，并将控制信号集提供给可变延迟线路110。
优选地，可变延迟线路110包括多个串联可变延迟单元111-118，每个可变延迟单元使时钟信号延迟一个延迟子周期。每个延迟子周期的长度由控制单元120提供的源于基本控制信号集至的少一个基本控制信号控制。
例如，假设基本控制信号BCS1，BCS2，BCS3和BCS4相应地导致延迟单元被延迟DS，2*DS，3*DS，和4*DS。为所有延迟单元提供控制字BCS1将导致可变延迟线路110使时钟信号延迟8*DS(DS+DS+DS+DS+DS+DS+DS+DS)的延迟周期。为延迟单元111-118提供控制信号BCS1，BCS2，BCS4和BCS4各两个，将导致时钟信号延迟22*DS2*(DS+2*DS+4*DS+4*DS)的延迟周期。
翻译表122的一部分如下所示：
输入信号 翻译表输出信号
(模式发生器的输出)
‘00000’ 0，0，0，0，0，0，0，0
‘00001’ 0，0，0，0，BSC1，0，0，0
‘00010’ 0，0，0，BSC2，0，0，0，0
‘00011’ BSC3，0，0，0，0，0，0，0
‘00100’ 0，0，BSC4，0，0，0，0，0
‘00101’ 0，0，0，0，BSC4，BSC1，0，0
... ...
‘11100’BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，0
‘11101’BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC1
‘11110’BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC2
‘11111’BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC3
学习单元130调节BCS1，BCS2，BCS3和BCS4，使得即使装置100的性能或基准周期T变化了，为可变延迟线路110提供BCS1，BCS2，BCS3和BCS4将导致通过多个延迟步长DS来改变延迟。
学习单元130包括仿真可变延迟单元110的仿真器件141，因此，学习单元可以在可变延迟线路110的特征改变之后进行追踪。仿真器件141生成仿真信号，这个信号具有被提供给仿真器件的控制字所控制的周期。学习单元130还包括比较单元142，比较单元接收时钟信号和仿真信号，比较这些信号，并为可变延迟线路110提供控制字，使得时钟信号或装置100的特征的变化不会改变接收到的时钟信号的基准周期T和延迟位移DT之间预定的关系R。
从下面的例子中，我们将更好的了解学习单元130、可变延迟线路110和控制单元120之间的相互关系。
延迟线路110包括8个延迟单元111-118，每个延迟单元都由一个16位的控制字控制。基本控制信号BCS1，BCS2，BCS3和BCS4相应地导致延迟单元使信号被延迟DS，2*DS，3*DS，和4*DS。学习单元130不断地学习BCS1，BCS2，BCS3和BCS4，并按照为装置100的状态进行补偿的方式改变它们。
随机数发生器129为模式计数器128提供16位数字的序列。模式计数器128是一个5位的升降计数器，当模式发生器121提供的数字的预定位为“1”时，模式计数器“向上”计数，”，当该位为“0”时，“向下”计数。模式计数器128的输出信号被提供给翻译表122，翻译表将这个输出信号翻译成由基本控制信号组成的控制字。如果模式发生器128的输出等于11111，那么延迟线路110接收到一个为BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4，BSC4的控制字，这表示延迟将有16个延迟步长。如果模式发生器128的输出等于11111，那么延迟线路110接收到一个为0，0，0，0，0，0，0，0的控制字，这表示时钟信号将不被延迟。
比较单元142包括第一计数器143，第二计数器144，第一和第二寄存器145和146，和减法单元147。学习单元130由从控制单元120发出的控制信号所控制，但它还能被内部控制单元(未示出)所控制。
仿真器件141是一个环形电路振荡器，它有一个可控的延迟周期ED。合适地，仿真器件141包括奇数个延迟单元，诸如串联在一起的延迟单元111，112，113或114，其中最后一个延迟单元的输出被连接到第一个延迟单元，以形成一个环。优选地，一个延迟单元就足够了。
可控延迟周期ED由控制单元120提供的控制字控制。仿真器件141通过将ED设置成第一个值ED1来初始化。仿真器件141的输出连接到第一计数器143。第一计数器143被编程以在每一个N0计数时溢出。N0是一个可编程的变量，它由控制单元120提供给第一计数器143。第一计数器的输出被连接到第二计数器144的使能输入端的。第二计数器144通过另一个输入端接收时钟信号。第一计数器143在ED1*N0个周期后溢出，并在溢出时向第二计数器144发送信号，导致第二计数器144停止计数并将它的内容N1发送给寄存器145。在N1被存储之后，控制单元发送一个控制信号，这个信号将仿真器件141的延迟改变成第二个值ED2。第一计数器143开始计数并且在ED2*N0个周期之后溢出。在第一计数器溢出时，它向第二计数器144发送信号，导致第二计数器144停止计数，并将它的内容N2发送给减法单元147。减法单元147从寄存器145接收N1，从第二计数器144接收N2，并从寄存器146接收R*N0，并从N1中减去N0和N0*R。运算结果被提供给控制单元120，控制单元相应地增加或减少ED。例如，如果可控延迟线路110由基本控制集BCS1，BCS2，BCS3和BCS4的组合控制，那么学习过程要重复4次。当BCS1，BCS2，BCS3和BCS4被学习时，寄存器146相应地存储N0*R，2*N0*R，3*N0*R和4*N0*R。
BCS1，BCS2，BCS3和BCS4被存储在寄存器文件中，并被用于更新控制单元120的翻译表122。
图4是本发明的优选实施例中的可变延迟单元的原理图描述。
延迟单元111包括多个电流源161-166，多个电流吸收器171-176，一个反反相器181，多个开关电容器191-193和一个驱动器单元220。驱动器单元220优选地包括一个传感反相器210和一个串联的缓冲器220。传感反相器210被连接到反相器的输出和并联开关电容器191-193中的一端，以感知它们的电压差。
反相器181接收输入信号，并根据控制字的一部分来使以并联方式连接在反相器181的输出端和地之间的多个开关电容器充电或放电。优选地，传感反相器210被连接到反相器181的输出端，使得当所述开关电容器的电压高于第一阈值时，传感反相器输出一个有第一逻辑值的延迟信号。当电压低于第二阈值时，传感反相器输出一个有第二逻辑值的延迟信号。
用p-沟道MOS晶体管来实现电流源161-166，用n-沟道MOS晶体管来实现电流吸收器171-176。用p-沟道和n信道晶体管来实现反相器181和183。开关电容器191-193由与多个MOS电容器197-199连接的多个传输门194-196实现。传输门包括p-沟道和n-沟道晶体管，该晶体管或者允许电流通过传输门，或者将传输门的输入与它的输入端隔离开。
电流源161-166以并联的方式连接于电源Vcc和晶体管182的漏极之间。电流吸收器171-176以并联的方式连接于地和晶体管183的漏极之间。晶体管161-166和171-176的栅极接收控制字的一部分。这个控制字的所述部分的控制位使晶体管激活或不活动，并确定哪一个电流源为反相器181提供电流，哪一个电流吸收器从反相器181“吸收”电流。晶体管161-166和171-176确定电流强度，这个电流使连接到反相器181的输出端的开关电容器191-193充电或放电。控制字的另一个部分确定哪一个电容器被隔断，哪一个开关电容器被反相器181充电或放电。例如，BS是十五位宽时，六位用于控制电流源161-166，六位用于控制漏极171-176，三位用于控制开关电容器191-193。
控制字通过定义电容的充电/放电及用于对其进行充电/放电的电流强度来控制延迟周期。
因此，在此已经描述了一个实施例，这个实施例包括至少一个用于生成扩频时钟的改进的方法和装置的优选的实施例。应当理解，这项技术中所说的内容可以按多种方式进行修改，并可以设想，它具有前面介绍和描述的特殊形式的优选实施例之外的多种实施例。因此，应当认为前面介绍的内容是说明性的，而不是限制性的，并且在法律所允许的最大范围内，所附权利要求书覆盖所有落在本发明的精神和范围内的修改和其它实施例。本发明的范围由对后面的权利要求书的所允许的最广泛的解释确定，而不是由前面的详细描述决定。
Claims (20)
1.一种用于生成扩频时钟信号的方法(10)，所述方法包括下列步骤：
确定时钟信号的基准周期T和周期偏移DT之间的关系R(步骤20)；
接收具有基准周期T的时钟信号(步骤30)；
生成具有在(T-DT)到(T+DT)范围之间的周期的扩频时钟信号(步骤50)，其中DT＝T*R，且生成扩频时钟信号的步骤包括使所述时钟信号延迟一可变延迟周期，其中所述可变延迟周期通过至少一个延迟步长DS来改变，其特征在于所述接收时钟信号的步骤(30)后面跟随着调节延迟步长DS的步骤(40)，使得在生成扩频时钟信号的步骤(50)期间生成的扩频时钟信号具有在(T-DT)到(T+DT)范围之间的周期。
2.如权利要求1中所述的方法(10)，其中所述可变延迟周期是随机变化的。
3.如权利要求1或2中所述的方法(10)，其中调节延迟步长DS的步骤(40)和生成扩频时钟信号的步骤(50)通过为延迟步长中的变化提供补偿的方式，为可变延迟周期中的变化提供补偿的方式，或者为基准周期中的变化提供补偿的方式，被不断地重复。
4.如权利要求1中所述的方法(10)，其中所述扩频时钟的生成包括使所述时钟周期通过可变延迟线路(110)，以使所述时钟信号延迟一可变延迟周期。
5.如权利要求4中所述的方法(10)，其中调节延迟步长DS的步骤(40)还包括如下步骤：
通过可变延迟线路(110)的仿真器(141)生成仿真信号(步骤42)；和
比较所述时钟信号和所述仿真信号，并相应地改变DS(步骤44)。
6.如权利要求4中所述的方法(10)，其中所述可变延迟线路(110)的可变延迟周期由控制字所控制；其中调节延迟步长DS的步骤(40)还包括如下步骤：
学习至少一个控制字CW(步骤42)，该控制字导致所述可变延迟线路(110)使所述时钟信号延迟至少一个延迟步长DS；和
存储所述至少一个控制字CW，使得在生成扩频时钟信号的步骤(50)期间，所述至少一个控制字可以被提供给所述可变延迟线路(110)(步骤44)。
7.如权利要求1中所述的方法(10)，其中所述可变延迟周期由基本控制信号集的组合所控制，并且接收时钟信号的步骤(30)后面跟随着所述学习和存储基本控制信号集的步骤。
8.如权利要求10中所述的方法(10)，其中调节延迟步长DS的步骤(40)步骤(40)和生成扩频时钟信号的步骤(50)通过对所述延迟步长中的变化进行补偿的方式，对可变延迟周期中的变化进行补偿的方式，或者为基准周期中的变化进行补偿的方式，被不断地重复。
9.如权利要求1中所述的方法(10)，其中所述变延迟周期是多个延迟子周期的集合，其中，每个延迟子周期的长度由源于基本控制信号集的至少一个基本控制信号所控制。
10.如权利要求7中所述的方法(10)，其中所述基本控制信号集的组合是随机变化的。
11.一种用于生成扩频时钟信号的装置(100)，所述装置包括：
可变延迟线路(110)，用于接收具有基准周期T的时钟信号，使时钟信号延迟一可变延迟周期，其中通过至少一个延迟步长DS来改变所述可变延迟周期，并且提供扩频时钟；
其中所述可变延迟周期由控制单元(120)控制；
所述控制单元(120)连接到可变延迟线路(110)，用于接收控制参数R，R定义了基准周期T和周期偏移DT之间的关系，所述控制单元(120)适于控制可变延迟线路(110)的可变延迟周期，使得扩频时钟具有在(T-DT)到(T+DT)范围之间的周期，其特征在于
学习单元(130)，连接到所述控制单元(120)，用于接收所述时钟信号并且调节所述延迟步长DS，使得要生成的扩频时钟具有在(T-DT)到(T+DT)范围之间的周期。
12.如权利要求11中所述的装置(100)，其中所述可变延迟周期是随机变化的。
13.如权利要求11中所述的装置(100)，其中通过使所述可变延迟周期增加或减少至少一个延迟步长DS来使所述可变延迟周期在每个时钟周期改变。
14.如权利要求11中所述的装置(100)，其中所述学习单元(130)包括：
用于仿真所述可变延迟线路(110)的仿真器件(141)，使得所述学习单元130可追踪所述可变延迟线路(110)特征的变化；其中仿真器件(141)适于接收所述时钟信号，并将其延迟；
比较单元(142)，它用于接收所述时钟信号和所述延迟时钟信号，比较它们并提供确定延迟步长DS的控制字。
15.如权利要求14中所述的装置(100)，其中所述比较单元(142)提供控制字，使得在所述时钟周期中或所述装置的特征中的变化不会改变所述时钟信号的基准周期T和延迟偏移DT之间的关系R。
16.如权利要求11中所述的装置(100)，其中所述控制单元(120)向所述可变延迟线路(110)发送用于确定可变延迟周期的多个控制信号；和
其中，所述学习单元(130)适于学习和存储至少一个控制字CW，该控制字导致所述可变延迟线路(110)延迟所述时钟信号至少一个延迟步长DS；和
其中所述控制字CW还被提供给所述控制单元(120)和所述可变延迟线路(110)。
17.如权利要求11中所述的装置(100)，其中所述可变延迟周期由基本控制信号集的组合控制；和
其中所述学习单元(130)用于学习和存储所述基本控制信号集。
18.如权利要求17中所述的装置(100)，其中所述控制单元(120)从所述学习单元(130)接收所述基本控制信号集，并为所述可变延迟线路(110)提供所述基本控制信号集。
19.如权利要求11中所述的装置(100)，其中所述可变延迟线路(110)包括多个串联的可变延迟单元(111-118)，每个可变延迟单元使信号延迟一延迟子周期；和
其中每个延迟子周期的长度由源于基本控制信号集的至少一个基本控制信号控制。
20.如权利要求19中所述的装置(100)，其中所述基本控制信号集的组合在每个时钟周期中是不同的。
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