[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN1207773C - 布线结构的形成方法 - Google Patents

布线结构的形成方法 Download PDF

Info

Publication number
CN1207773C
CN1207773C CN02158807.4A CN02158807A CN1207773C CN 1207773 C CN1207773 C CN 1207773C CN 02158807 A CN02158807 A CN 02158807A CN 1207773 C CN1207773 C CN 1207773C
Authority
CN
China
Prior art keywords
grinding
film
grinding step
groove
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN02158807.4A
Other languages
English (en)
Other versions
CN1430262A (zh
Inventor
上田哲也
滨中雅司
原田刚史
吉田英朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Publication of CN1430262A publication Critical patent/CN1430262A/zh
Application granted granted Critical
Publication of CN1207773C publication Critical patent/CN1207773C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684Smoothing; Planarisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • H01L21/02074Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers the processing being a planarization of conductive layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31051Planarisation of the insulating layers
    • H01L21/31053Planarisation of the insulating layers involving a dielectric removal step
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/32115Planarisation
    • H01L21/3212Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本发明为一种布线结构的形成方法,在形成在基板(100)上的FSG膜(109)及ARL膜(110)上形成多个布线用沟槽(111),然后在ARL膜(110)上依次堆积能够将各布线用沟槽111完全掩埋的屏障金属膜(氮化钽膜(112))及布线用导电膜(铜膜(113)及(114))。其后,在通过研磨去除了各布线用沟槽(111)外侧的铜膜(113、114)之后,再研磨去除各布线用沟槽(111)外侧的氮化钽膜(112)。然后,在去除了研磨时基板(100)上粘附的异物之后,对ARL膜(110)的表面进行研磨。通过本发明的布线结构形成方法可防止被埋入在绝缘膜以及在其上面的ARL膜中的相邻布线之间的短路。

Description

布线结构的形成方法
技术领域
本发明是涉及半导体装置中布线结构的形成方法。
背景技术
作为历来的布线结构的形成方法,可以使用例如专利文献1中所记载的方法。关于这种历来的布线结构的形成方法,以在绝缘膜上形成的孔中形成插销为例,结合图面加以说明。
图10(a)~(c)是表示历来的布线结构的形成方法各工序的剖面图。
首先,如图10(a)所示,在硅基板11上堆积了作为绝缘膜的厚度为1μm左右的硅氧化膜12后,使用平版印刷法或干式侵蚀法,在硅氧化膜12所定的区域形成贯通该氧化膜的、直径为0.8μm左右的孔13。
接着,采用PVD(物理气相沉积,physical vapor deposition)法,在包含孔13的硅氧化膜12上,全面、依次地堆积厚度为30nm的下层导电膜钛膜14,以及厚度为100nm的中间层导电膜氮化钛膜15。其后,采用CVD(化学气相沉积,chamical vapor deposition)法,在氮化钛膜15上,全面堆积厚度为1μm的上层导电膜钨膜16。这样,堆积了3层导电膜。这里,钛膜14与氮化钛膜15是屏障金属膜。
接着,如图10(b)所示,由使用1种研磨剂的化学机械研磨(CMP)法,将在孔13外侧区域堆积的钨膜16及氮化钛膜15去除。由此,使孔13外侧区域堆积的钛膜14完全露出。
接下来,如图10(c)所示,由使用另1种研磨剂的化学机械研磨法,将在孔13外侧区域堆积的钛膜14去除。由此,使孔13内形成由钨构成的插销17,同时,硅氧化膜12露出。
而且,由于随着布线模式的微细化,布线与布线之间的间隔变得更小,因此在形成布线用沟槽或通过孔的平版印刷法中,使用防止反射膜(以下称ARL膜,Anti reflection layer)。
[专利文献1]
特开平10-214834号公报
然而,在根据所述历来的布线结构的形成方法的利用ARL膜的布线形成方法中,存在有相邻布线(或相邻插销)之间发生短路的问题。
发明内容
鉴于上述问题,本发明的目的在于,提供一种布线结构的形成方法,能够防止绝缘膜及其上面的ARL膜中埋入的布线之间的短路。
为了达到上述目的,本专利的发明者对所述历来的布线结构的形成方法中布线与布线之间发生短路的原因进行了研究,得到如下结果。
也就是说,在使用历来的布线结构的形成方法形成布线时,在对屏障金属膜进行研磨时,屏障金属膜会发生局部剥离而形成异物。由于该异物很硬,在布线之间存在的绝缘膜上形成由比该绝缘膜脆弱的材料所构成的ARL膜的情况下,ARL膜的表面会发生微小的裂纹。在这种裂纹能够从一根布线延伸到与其相邻的另一根布线的情况下,当裂纹中填充入金属(屏障金属膜或布线用导电膜的一部分)时,布线之间就发生短路。
而且,由于随着布线结构的微细化,布线与布线之间的距离变小,所述裂纹就容易跨越布线之间,所以该裂纹中所埋入的金属就更容易形成布线与布线之间的架桥结构。即布线之间更容易发生短路。
图11是表示在布线之间的ARL膜上生成的裂纹中埋入了金属的模样的平面图。如图11所示,在ARL膜21上埋入了多根相互平行延伸的铜布线22。在铜布线22与铜布线22之间的ARL膜21上,形成了跨越布线之间的裂纹23。在形成铜布线时,在该裂纹23内埋入了铜。其结果是,发生铜布线22与铜布线22之间的短路。
本发明是基于以上见解所提出的。具体说来,本发明的布线结构的形成方法包括以下工序:在绝缘膜上形成反射防止膜后,在所述反射防止膜及所述绝缘膜上形成第1沟槽及与所述第1沟槽相邻的第2沟槽的沟槽形成工序;在所述反射防止膜上堆积屏障金属膜,然后在所述屏障金属膜上堆积导电膜,使其掩埋所述第1沟槽和所述第2沟槽的膜堆积工序;通过研磨,除去位于所述第1沟槽外侧及所述第2沟槽外侧的所述导电膜的第1研磨工序;在所述第1研磨工序之后,通过研磨,除去所述第1沟槽外侧及所述第2沟槽外侧的所述屏障金属膜的第2研磨工序;在所述第2研磨工序之后,通过洗净除去粘附在研磨垫及所述被研磨面上的异物的异物去除工序;以及在所述异物去除工序之后,对所述反射防止膜的表面进行研磨的第3研磨工序。
根据本发明的布线结构的形成方法,在绝缘膜及在其上面的反射防止膜上设置的沟槽中埋入屏障金属膜与导电膜之后,将沟槽外侧的屏障金属膜及导电膜研磨去除。其后,在将研磨时被研磨面上粘附的异物去除之后,对反射防止膜的表面进行研磨。因此,在对屏障金属膜进行研磨时,在沟槽之间(即布线之间)存在的绝缘膜的表面上发生了微小裂纹,且在该裂纹中填充了金属的情况下,能够得到以下的效果。即,由于在去除了在对屏障金属膜进行研磨时粘附在被研磨面上的异物之后,对反射防止膜的表面进行了最后研磨,所以能够防止异物对绝缘膜的表面造成新的损伤,同时还能够去除裂纹中所填充的金属。因此能够避免由于裂纹中填充的金属所造成的布线间的架桥现象,降低布线之间发生短路的频率,所以能够形成高性能的布线。
另外,根据本发明的布线结构的形成方法,在除去附着在被研磨面上的异物的同时,除去了在第2研磨工序(屏障金属膜的研磨)中所使用的研磨垫上的附着异物,因此,在第3研磨工序(反射防止膜的研磨)中继续使用该研磨垫时,可更可靠地防止反射防止膜的表面受到损伤。另外,由于除去了在被研磨面及研磨垫上的附着异物,所以可提高作业效率,缩短形成布线的需要时间。
在本发明的布线结构的形成方法中,理想的是使在第3研磨工序中的把被研磨面压向研磨垫的压力及该研磨垫的旋转速度与在第2研磨工序中的相同。
这样,由于可以容易地设定在第3研磨工序中的研磨条件,所以能够提高布线形成的作业效率,从而可防止加工工序中的生产率的下降。此时,当第3研磨工序的研磨时间比第2研磨工序的研磨时间短时,能够防止反射膜表面的研磨过度。而且,如果使在第3研磨工序中的所述压力及旋转速度分别小于在第1研磨工序中的压力及旋转速度,则可确实地防止反射防止膜受到过度的研磨。
在本发明的布线结构的形成方法中,理想的是,在第3研磨工序中所使用的研磨剂与在第2研磨工序中的相同。
这样,在第3研磨工序中,由于被埋入在沟槽内的导电膜不会受到过度的研磨,所以可防止布线阻抗的增大。
在本发明的布线结构的形成方法中,理想的是,在第2研磨工序、异物除去工序及第3研磨工序中使用同一研磨装置进行研磨,在异物除去工序中,包括把被研磨面压在研磨垫上并使该研磨垫旋转的工序。
这样,由于可在同一研磨装置内进行第2研磨工序、异物除去工序及第3研磨工序,因此可不停止该装置而进行连续地运转,所以可提高布线形成的操作性。另外,在这种情况下,理想的是异物除去工序中包括取代研磨剂而向研磨垫上供给有机酸、有机碱或纯水的工序。这样,可确实地除去附着在被研磨面及研磨垫上的异物。另外,在这种情况下,如果在异物除去工序中的研磨垫的旋转速度小于在第2研磨工序及第3研磨工序中的旋转速度,或者使在异物除去工序中的把被研磨面压在研磨垫上的压力小于在第2研磨工序及第3研磨工序中的所述压力,则能够在防止导电膜的过度研磨的同时除去被研磨面及研磨垫上的附着异物。
在本发明的布线结构的形成方法中,当第1沟槽与所述第2沟槽之间的间隔为0.25μm以下时,与历来技术相比,上述本发明的效果则更为明显。
在本发明的布线结构的形成方法中,第1沟槽与第2沟槽可以相互平行配置。
在本发明的布线结构的形成方法中,第1沟槽及第2沟槽中的布线形成也可以通过双重镶嵌法进行。
在本发明的布线结构的形成方法中,理想的是反射防止膜由含有硅的材料构成。
这样,可在形成沟槽的平板印刷工序中,确实地提高图形形成精度。例如在平板印刷工序中,在使用KrF激元激光(波长为248nm)作为光源的情况下,由于下层为75nm厚度的SiON膜和上层为8nm厚度的SiO2膜的叠层膜对KrF激元激光具有高的吸收率,所以作为反射防止膜具有优良的性能。而且,在使用硅化合物作为反射防止膜的材料的情况下,可以使用同一装置进行反射防止膜的开口和在硅氧化膜上形成通孔,这样可降低半导体器件的制造成本。
在本发明的布线结构的形成方法中,理想的是,导电膜为铜膜,屏障金属膜为钽膜、氮化钽膜、或钽膜与氮化钽膜的叠层膜。
这样,就能够形成低电阻的布线。而且,在这种情况下,第1沟槽或第2所形成的沟槽中形成的布线还可以与在该布线下侧所形成的插销相电气连接。
附图说明
图1(a)~(c)是表示本发明第1实施例中的布线结构形成方法各工序的剖面图。
图2(a)及(b)是表示本发明第1实施例中的布线结构形成方法各工序的剖面图。
图3(a)及(b)是表示本发明第1实施例中的布线结构形成方法各工序的剖面图。
图4是表示本发明第1实施例中的布线结构形成方法1个工序的剖面图。
图5(a)是表示本发明第1或第2实施例的布线结构形成方法中的第2研磨工序的状态的图,(b)是表示本发明第1或第2实施例的布线结构形成方法中的异物除去工序(清洗工序)的状态的图,(c)是表示本发明第1或第2实施例的布线结构形成方法中的第3研磨工序的状态的图。
图6是表示本发明第1或第2实施例的布线形成方法中的第2研磨工序、异物除去工序及第3研磨工序的各个研磨条件的图。
图7(a)是表示把通过本发明第1及第2实施例的布线结构形成方法而形成的相邻铜布线之间的短路发生概率与以往技术的情况进行比较的结果的图,(b)是表示通过本发明第1实施例的布线形成方法而形成的布线结构中的布线之间距离及布线宽度的模式图。
图8(a)~(c)是表示本发明第2实施例中的布线结构形成方法各工序的剖面图。
图9(a)及(b)是表示本发明第2实施例中的布线结构形成方法各工序的剖面图。
图10(a)~(c)是表示历来的布线结构形成方法各工序的剖面图。
图11是为了说明历来的布线结构形成方法中问题的图。
图中:100-基板,101-第1硅氧化膜,102-下层布线,103-第2硅氧化膜,104-通过孔,105-钛膜,106-氮化钛膜,107-钨膜,108-插销,109-FSG膜,110-ARL膜,111-布线用沟槽,112-氮化钽膜,113-第1铜膜,114-第2铜膜,115-铜布线(上层布线),116-裂纹中埋入的金属,151-晶片,152-固定器,153-研磨垫,154-研磨定盘,155-浆料供给管,156-洗净液供给管,157-TaN研磨用桨料,158-纯水,200-基板,201-第1硅氧化膜,202-下层布线,203-第2硅氧化膜,204-ARL膜,205-通过孔,206-保护膜图形,207-布线用沟槽,208-氮化钽膜,209-铜膜,210-铜布线(上层布线)。
具体实施方式
下面参照图面对本发明第1实施方式中的布线结构的形成方法加以说明。
图1(a)~(c)、图2(a)及(b)、图3(a)及(b)以及图4是表示本发明第1实施例中的布线结构形成方法各工序的剖面图。
首先,如图1(a)所示,例如在由硅构成的基板100上形成第1硅氧化膜101后,在第1硅氧化膜101上,例如形成有钨膜所构成的下层布线102。其后,在包含有下层布线102的第1硅氧化膜101上,例如由CVD法堆积第2硅氧化膜103。
接着,如图1(b)所示,使用平版印刷法或干式侵蚀法,在下层布线103中,形成达到下层布线102的通过孔104。
接着,如图1(c)所示,例如使用PVD或CVD法,在下层布线103上依次堆积钛膜105及氮化钛膜106,将通过孔104掩埋至途中。其后,例如使用CVD法,在氮化钛膜106上形成钨膜107,将通过孔104全部掩埋。这里,钛膜105及氮化钛膜106是屏障金属。
接着,如图2(a)所示,例如使用CMP法,将通过孔104外侧区域所堆积的钛膜105、氮化钛膜106、以及钨膜107去除。由此,下层布线103中的通过孔104,就能够确实受到屏障金属的保护,且能够形成由钨构成的插销108。
接着,如图2(b)所示,例如使用CVD法,在下层布线103上依次堆积添加氟的硅氧化膜(以下称FSG(Fluorine Doped Silicate Glass)膜)109及ARL膜110。这里,ARL膜110,例如可以具有上层的SiON膜与下层SiO2膜的双层结构,同时在后续的平版印刷法工序中有提高曝光分辨率的功能。其后,使用平版印刷法或干式侵蚀法,在ARL膜110及FSG膜109(以及第2硅氧化膜103的表面部)中,形成多个布线用沟槽111。这里,多个布线用沟槽(trench)111包括到达插销108的布线用沟槽。而且,各布线用沟槽111,例如可以相互平行配置,布线用沟槽111与布线用沟槽111之间的间隔为0.25μm左右。
接着,如图3(a)所示,例如使用PVD法,在ARL膜110上依次堆积氮化钽膜112及第1铜膜113,将布线用沟槽111掩埋至途中。这里,第1铜膜113在后续的电镀工序中具有作为遮蔽的功能,而且,氮化钽膜112具有屏障的功能。接下来,例如使用电镀法,在第1铜膜113上堆积第2铜膜114,将布线用沟槽111完全掩埋。
接着,如图3(b)所示,例如由使用铜研磨剂(浆)的CMP法,将布线用沟槽111外侧区域堆积的第1铜膜113及第2铜膜114除去(第1研磨工序)。由此,使各布线用沟槽111外侧的氮化钽膜112露出。接下来,由使用屏障金属研磨浆的CMP法,将布线用沟槽111外侧区域堆积的氮化钽膜112除去(第2研磨工序)。由此,在各布线用沟槽111内,与FSG膜109之间形成具有屏障层的铜布线(上层布线)115,同时,使ARL膜110的表面露出。这里,铜布线115与其下侧形成的插销108构成电连接。
另外,在本实施例中,在第1及第2研磨工序中使用同一CMP装置进行研磨。另外,在从第1研磨工序转移到第2研磨工序时,改变浆料种类等的研磨条件。具体是,在第2研磨工序中分别使把基板100压在研磨垫上的压力及该研磨垫的旋转速度小于在第1研磨工序中的所述压力及旋转速度。不过,在本说明书中,在使用使基板和基板固定夹一同旋转的CMP装置的情况下,所谓研磨垫的旋转速度是指研磨垫与基板的相对速度。
但是,在通过使用TaN研磨用浆料的CMP法的第2研磨工序的结束时刻,如图3(b)所示,在铜布线115之间的ARL膜110的表面上生成裂纹,并且在该裂纹内添埋有铜等的金属116。这里,在被埋入在裂纹内的金属116在相邻铜布线115之间形成近似架桥构造的情况下将导致相邻铜布线115之间的短路。
因此,在本实施例中,为了在把构成铜布线115的铜膜膜厚的减小抑制到最小的同时,降低相邻铜布线115之间的发生短路的概率,使用如下说明的方法来除去被埋入裂纹中的金属116。
图5(a)表示本发明第1或第2实施例的布线结构形成方法中的第2研磨工序的状态,(b)表示本发明第1或第2实施例的布线结构形成方法中的异物除去工序(清洗工序)的状态,(c)表示本发明第1或第2实施例的布线结构形成方法中的第3研磨工序的状态。这里,图5(a)~(c)所示的3个工序是在同一CMP装置中,不停止研磨垫的旋转,在研磨的过程中只改变研磨条件,连续地进行研磨。图6表示图5(a)~(c)所示的3个工序的各个研磨条件,另外,在第2及第3研磨工序中,作为研磨剂,使用TiN研磨用浆料。下面,对各个工序进行详细说明。
首先,在如图5所示的第2研磨工序中,如上述的那样,除去堆积在各个布线用沟槽111外侧区域上的氮化钽膜112。具体是,把晶片151(露出氮化钽膜112的基板100)保持在设置成可旋转且可上下移动的固定器152上。而且,把对晶片151进行研磨的研磨垫153安装在能够进行旋转运动的研磨定盘154的表面。本实施例所使用的CMP装置具有浆料供给管155及清洗液供给管156,在第2研磨工序中,TaN研磨用浆料157由浆料供给管156滴在研磨垫153上。在这种状态下,在使研磨定盘154旋转而带动研磨垫153旋转,使固定器152一边旋转一边下降,这样,使保持在固定器152上的晶片151与研磨垫153相互磨擦,对晶片151的表面进行研磨。从而除去堆积在各个布线用沟槽111外侧区域上的氮化钽膜112。
另外,在从第1研磨工序(铜膜113及114的研磨工序)进入第2研磨工序时,如图6所示,把晶片151的压向研磨垫153的压力下降到13.72kPa。另外,对于其他的4个研磨条件,使浆料(研磨剂)的供给为ON、清洗液(具体的是纯水)的供给为OFF、设定研磨时间为30秒、设定研磨垫的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)为761mm/s。
然后,在图5(b)所示的清洗工序中,从基板100的表面上清洗掉在第1研磨工序或第2研磨工序中发生的削屑(异物),同时除去在第2研磨工序中所使用的研磨垫153上的附着异物。具体是,在把晶片151(除去氮化钽膜112后的基板100)保持在固定夹152上的状态下使研磨垫153保持连续的旋转,同时从清洗液供给管156向研磨垫153滴流纯水158。这样,可同时对晶片151的表面和研磨垫153进行清洗。即,不需要从研磨装置取出晶片151,便可同时对在第1研磨工序或第2研磨工序中分别附着在晶片151及研磨垫153上的削屑(异物)进行清洗。这里,除去作为异物的削屑是重要的一环。即,如果在晶片151上,也就是在基板100上残留有削屑的状态下进行除去被埋入在ARL膜110表面上的裂纹内的金属116的处理,则将会因该削屑而对ARL膜110或铜布线115造成新的损伤。具体是,即使能够除去最初裂纹中埋入的金属115,还可能发生铜布线114的损伤(即构成铜布线114的铜膜变薄),或者在ARL膜110上又产生新的裂纹,使得在该裂纹中又可能埋入金属。另外,对研磨垫153的表面进行清洗,以此来除去研磨垫153上所粘附的削屑(异物)的理由,也与清洗所述基板100的情况相同。即,通过除去研磨垫153上残存的削屑,在继续使用研磨垫153来除去基板100上的ARL膜110表面的裂纹中埋入的金属116时,能够更可靠防止ARL膜110表面产生新的损伤。
另外,在从图5(a)所示的第2研磨工序进入到图5(b)所述的清洗工序时,进行如图6所示的研磨条件的变更。即,把浆料(研磨剂)的供给切换为OFF,把纯水的供给切换为ON,把研磨垫153的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)降低至在第2研磨工序时的大约3分之1的254mm/s,把使晶片151压在研磨垫153上的压力降低至在第2研磨工序时的大约2分之1的6.86kPa。另一方面,关于研磨时间还是保持与第2研磨工序中相同的30秒,不进行变更。之所以设定这样的研磨时间,即设定在清洗工序中的清洗时间为30秒,是由于为了用纯水置换残存在研磨垫153表面上的浆料,至少需要30秒的时间。但也可以通过增加从清洗液供给管156的纯水158的供给量,缩短该清洗时间。
然后,在图5(c)所示的第3研磨工序中,为了除去被埋入在ARL膜110表面上的微小裂纹内的金属116,对ARL膜110的表面进行研磨。具体是,在把晶片151(已除去了在第1或第2研磨工序中所产生的削屑的基板100)保持在固定夹152上的状态下使研磨垫153持续旋转,与此同时,再次从浆料供给管155向研磨垫153滴流TaN研磨用的浆料157。这样,对晶片151的表面,即ARL膜的表面进行研磨,研磨的结果如图4所示,可把会导致布线之间短路的裂纹内的金属116连同裂纹一同除去。
另外,在从图5(b)所示的清洗工序进入到图5(c)所示的第2研磨工序时,进行如图6所示的研磨条件的变更。即,把浆料(研磨剂)的供给切换为ON,把纯水的供给切换为OFF,把研磨时间缩短至在清洗工序时的2分之1的15秒,把研磨垫153的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)增加至与在第2研磨工序时相同的761mm/s,把使晶片151压在研磨垫153上的压力增加至与在第2研磨工序时相同的13.72kPa。即,除了研磨时间以外,第3研磨工序的研磨条件与第2研磨工序的研磨条件相同。这样,可对ARL膜进行适度且充分均匀的研磨,由此可除去被埋入ARL膜110表面中的金属116。另外,由于第3研磨工序的研磨条件(把基板压在研磨垫上的压力、研磨垫的旋转速度、浆料、研磨时间等)是不容易研磨掉铜的条件,所以在第3研磨工序中,构成铜布线115的铜膜不会受到过度的研磨。因此,除了ARL膜110以外,例如对于构成铜布线115的铜膜,能够在尽量不减少该膜厚的状态下确实地除去被埋入在脆弱的ARL膜110的裂纹内的不需要的金属116。
如以上说明的那样,根据第1实施例,在设置在基板100上的FSG膜109及在其上面的ARL膜110上的布线用沟槽111内依次地埋入屏障金属膜(氮化钽膜112)及布线用导电膜(铜膜113及114),然后,通过研磨除去附着在布线用沟槽111外侧的布线用导电膜及屏障金属膜。然后在除去在研磨时附着在基板100上的异物后,对ARL膜110进行研磨。因此,在进行屏障金属膜的研磨时,在存在于布线用沟槽111之间(铜布线115之间)的ARL膜的表面上产生微小的裂纹,并且金属116被埋入在该裂纹内的情况下,可获得以下的效果。即,由于在除去了在进行屏障金属膜的研磨时附着在基板100上的异物后,对ARL膜110的表面进行精研磨,所以可在防止异物对ARL膜110的表面造成新的损伤的同时除去被埋入在裂纹内的金属116。因此,由于防止了由被埋入在裂纹内的金属116在铜布线115之间形成架桥状态,所以可实现避免在布线之间产生短路的布线结构,即,可形成高性能的布线。
图7(a)是由本实施例中布线结构形成方法所形成的铜布线与铜布线之间发生的短路频率与历来技术的情况比较的结果。还有,图7(b)是由本实施例中布线结构形成方法所形成的布线结构中布线间距离及布线宽度的模式图。这里,图7(a)的纵坐标是单位面积(1cm2)的缺陷数(成为发生短路原因的绝缘膜表面的裂纹伤数)。而且,如图7(b)所示,由本实施例的布线结构的形成方法在FSG膜109及ARL膜110中所形成的相邻铜布线115之间的距离为0.25μm,铜布线115的宽度也是0.25μm。如图7(a)所示,在本实施例中,由于在对屏障金属膜(氮化钽膜112)研磨后,依次进行了对基板100的表面清洗与对ARL膜110的表面研磨,使成为发生短路原因的缺陷数由历来技术情况的10降低到0.3左右。即,在本实施例中的缺陷数,可大大下降到低于在实用上达到充分的成品率的缺陷数0.5。
在历来的技术中,随着相互邻接的布线与布线之间的距离减小,特别是当布线间的距离为0.25μm以下时,会显著发生布线间短路的问题。与此相比,本实施例在布线间的距离为0.25μm以下的情况下,更能够显著地得到防止布线间短路的效果。
另外,根据第1实施例,在除去附着在基板100上的异物的同时,还除去在第2研磨工序(对氮化钽膜112的研磨)中所使用的研磨垫153上的附着异物,因此,在把该研磨垫153继续使用在第3研磨工序(对ARL膜110的研磨)的情况下,可更确实地防止ARL膜110的表面受到损伤。而且,由于同时除去了分别附着在基板100(晶片151)及研磨垫153上的异物,所以提高了作业效率,从而可缩短形成布线所需要的时间。
而且,根据第1实施例,如图5(a)~(b)所示,使用同一CMP装置,在不停止研磨垫153的旋转的状态下,只需一边改变研磨条件一边连续地进行第2研磨工序、异物除去工序(清洗工序)及第3研磨工序。因此,可提高形成布线的作业效率。而且,在异物除去工序中,由于取代研磨剂而向研磨垫153上供给纯水,因此,可确实地除去在晶片151(基板100)及研磨垫153上的附着异物。另外,由于在异物除去工序中的研磨垫153的旋转速度及把基板100压在研磨垫153上的压力小于在第2研磨工序及第3研磨工序中的该速度及压力,因此可在避免使构成铜布线115的铜膜受到研磨的状态下,除去在基板100及研磨垫153上的附着异物。
而且,根据第1实施例,在第3研磨工序中将基板100压向研磨垫153的压力及研磨垫153的旋转速度分别与第2研磨工序中相应的压力及旋转速度相同。换言之,第3研磨工序中的研磨条件,除了研磨时间之外,都与第2研磨工序相同。所以,由于可容易地进行第2研磨工序中的研磨条件的设定,因此,可提高形成布线的作业效率,从而可防止工艺的生产能力下降。而且,由于第3研磨工序的研磨时间比第2研磨工序要短,所以能够防止ARL膜110的表面被过度研磨。此时,如果在第3研磨工序中所述压力以及所述旋转速度分别比第1研磨工序(第1铜膜113及114的研磨工序)中的要小,就能够更确实地防止ARL膜110的表面受到过度的研磨。
(第2实施例)
以下参照图面对本发明第2实施例中的布线结构的形成方法加以说明。第2实施例与第1实施例的不同点在于,铜布线的形成是采用双重镶嵌法而进行的。
图8(a)~(c)及图9(a)、(b)是表示本发明第2实施例中的布线结构形成方法各工序的剖面图。
首先,如图8(a)所示,例如在由硅构成的基板200上形成第1硅氧化膜201后,在第1硅氧化膜201上,例如形成有钨膜所构成的下层布线202。其后,在包含有下层布线202上的第1硅氧化膜201上,例如由CVD法依次堆积第2硅氧化膜203与ARL膜204。这里,ARL膜204,例如可以具有上层的SiON膜与下层SiO2膜的二层结构,同时在后续的平版印刷法工序中有提高曝光分辨率的功能。其后,使用平版印刷法或干式侵蚀法,在ARL膜204及第2硅氧化膜203上,形成达到下层布线202的通过孔205。
接着,如图8(b)所示,在基板200上全面涂敷保护膜后,采用平板印刷法,在布线沟槽形成区域形成具有开口部的保护膜图形206。
接着,如图8(c)所示,以保护膜图形206作为面罩,对ARL膜204及第2硅氧化膜203进行干式侵蚀,形成多个布线用沟槽207。之后,再由抛光法将保护膜图形206除去。这里,布线用沟槽207包括到达通过孔205的布线用沟槽(在包含原来的通过孔205的上部区域形成)。而且,各布线用沟槽207,例如可以是相互平行配置,布线用沟槽207之间的距离为0.25μm左右。
接着,如图9(a)所示,在ARL膜204上堆积氮化钽膜208,把布线用沟槽207及通过孔205掩埋在其中。这里,氮化钽(TaN)膜208具有作为屏障层的功能。接下来,在氮化钽膜208上堆积铜膜209,使布线用沟槽207及通过孔205完全被掩埋。
接着,如图9(b)所示,例如由使用铜研磨浆料的CMP法,将布线用沟槽207及通过孔205外侧区域堆积的铜膜209除去(第1研磨工序)。由此,使布线用沟槽207及通过孔205外侧的氮化钽膜208露出。接下来,由使用屏障金属研磨浆的CMP法,将布线用沟槽207及通过孔205外侧区域堆积的氮化钽膜208除去(第2研磨工序)。由此,在布线用沟槽207及通过孔205内,与第2硅氧化膜203等绝缘膜之间,形成具有屏障层的铜布线(上层布线)210,同时,使ARL膜204的表面露出。这里,铜布线(上层布线)210具有在通过孔205中形成的且与其下侧形成的下层布线202电接触的插销部分。
还有,在本实施例中,与第1实施例同样,第1与第2研磨工序是使用CMP装置进行的。而且,在从第1研磨工序进入第2研磨工序时,浆料的种类等研磨条件需要变更。具体说来,在第2研磨工序中,把基板200压向研磨盘的压力及研磨盘的旋转速度都分别比第1研磨工序中相应的压力及旋转速度要小。
然而,在上述说明的使用CMP法的第2研磨工序终了时,铜布线210间的ARL膜204的表面上生成的裂纹内会埋入铜等金属(图中省略)。这里,裂纹内埋入的金属,如果在铜布线210之间形成类似架桥的结构,就会发生相邻铜布线210之间的短路。
所以,在本实施例中,为了在使构成铜布线210的铜膜的减少控制在最小限度的状态下,同时降低相邻铜布线210之间发生短路的频率,采用以下说明的方法,将裂纹内埋入的金属去除。
图5(a)表示第2研磨工序的状态,图5(b)表示在第2研磨工序之后连续进行的异物除去工序(清洗工序)的状态,图5(c)表示在清洗工序之后连续进行的第3研磨工序的状态的图。这里,对于图5(a)~(c)所示的3个工序是使用同一CMP装置,在不停止研磨垫的旋转的状态下,只需一边改变研磨条件一边连续地进行。图6表示图5(a)~(c)2个工序的各自的研磨条件。另外,在第2及第3研磨工序中,作为研磨剂,使用TaN研磨用浆料。下面,对各个工序进行详细的说明。
首先,在图5(a)所示第2研磨工序中,如上述的那样,除去堆积在各个布线用沟槽207及通过孔205外侧区域上的氮化钽膜208。具体是,把晶片151(呈露出氮化钽膜208状态的基板200)保持在可旋转且能够上下移动的固定夹152上。另外,把用于研磨晶片151表面的研磨垫153安装在可进行旋转的研磨定盘154的表面上。本实施例所使用的CMP装置具有浆料供给管155和清洗液供给管156,在第2研磨工序中,从浆料供给管155向研磨垫153上滴流TaN研磨用浆料157。在这个状态下,当使研磨定盘154旋转,带动研磨垫153旋转,同时使固定夹152一边旋转一边下降,使得被保持在固定夹152上的晶片151与研磨垫153形成相互摩擦,从而形成对晶片151表面的研磨。这样地除去堆积在各个布线用沟槽207及通过孔205外侧区域上的氮化钽膜208。
另外,在从第1研磨工序(对铜膜209的研磨工序)进入到第2研磨工序时,如图6所示,将把晶片151压在研磨垫153上的压力下降到13.72kPa。另外,对于其他4个研磨条件,使浆料(研磨剂)的供给为ON、清洗液(具体为纯水)的供给为OFF、研磨时间为30秒、研磨垫的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)为761mm/s。
然后,在图5(b)所示的清洗工序中,在清洗掉在第1研磨工序或第2研磨工序中产生在基板200上的削屑(异物)的同时,除去在第2研磨工序中所使用的研磨垫153上的附着异物。具体是,在把晶片151(除去了氮化钽膜208后的基板200)保持在固定夹152上的状态下使研磨垫153持续旋转,同时从清洗液供给管156向研磨垫153上滴流纯水158。这样,可对晶片151和研磨垫153同时进行清洗。即,不需要从研磨装置中取出晶片151,便可同时清洗掉在第1研磨工序或第2研磨工序中分别附着在晶片151及研磨垫153上的削屑(异物)。这里,除去成为异物的削屑至关重要。也就是说,在晶片151,即基板200上残留有削屑的状态下,在对ARL膜204的表面的裂纹中埋入的金属进行除去时,这些削屑就有可能对ARL膜204或铜布线210造成新的损伤。具体说来,即使是能够除去最初埋入裂纹中的金属,还可能发生因铜布线210的损伤(即构成铜布线210的铜膜变薄),或者是在ARL膜204上又产生新的裂纹,在该裂纹中又埋入了金属。另外,需要对研磨垫153的表面进行清洗,以除去附着在研磨垫153上的削屑的理由,与所述需要清洗基板200的情况相同。即,通过清洗掉残留在研磨垫153上的削屑,在继续使用研磨垫153除去被埋入在基板200上的ARL膜204表面上的裂纹内的金属时,可更可靠防止在ARL膜204的表面等产生新的损伤。
另外,在从图5(a)所示的第2研磨工序进入到图5(b)所示的清洗工序时,进行如图6所示的研磨条件的变更。即,把浆料(研磨剂)的供给切换为OFF,把纯水的供给切换为ON,把研磨垫153的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)降低至在第2研磨工序时的大约3分之1的254mm/s,把使晶片151压在研磨垫153上的压力降低至在第2研磨工序时的大约2分之1的6.86kPa。另一方面,关于研磨时间还是保持与第2研磨工序中相同的30秒,不进行变更。之所以设定这样的研磨时间,即设定在清洗工序中的清洗时间为30秒,是由于为了用纯水置换残存在研磨垫153表面上的浆料,至少需要30秒的时间。但也可以通过增加从清洗液供给管156的纯水158的供给量,缩短该清洗时间。
然后,在图5(c)所示的第3研磨工序中,为了除去被埋入在ARL膜204表面上的微小裂纹内的金属,对ARL膜204的表面进行研磨。具体是,在把晶片151(已除去了在第1或第2研磨工序中所产生的削屑的基板200)保持在固定夹152上的状态下使研磨垫153持续旋转,与此同时,再次从浆料供给管155向研磨垫153滴流TaN研磨用的浆料157。这样,对晶片151的表面,即ARL膜的表面进行研磨,研磨的结果如图4所示,可把会导致布线之间短路的裂纹内的金属116连同裂纹一同除去。
另外,在从图5(b)所示的清洗工序进入到图5(c)所示的第2研磨工序时,进行如图6所示的研磨条件的变更。即,把浆料(研磨剂)的供给切换为ON,把纯水的供给切换为OFF,把研磨时间缩短至在清洗工序时的2分之1的15秒,把研磨垫153的旋转速度(准确地说是相对晶片151的研磨垫153的相对速度)增加至与在第2研磨工序时相同的761mm/s,把使晶片151压在研磨垫153上的压力增加至与在第2研磨工序时相同的13.72kPa。即,除了研磨时间以外,第3研磨工序的研磨条件与第2研磨工序的研磨条件相同。这样,可对ARL204膜进行适度且充分均匀的研磨,由此可除去被埋入ARL膜204表面中的金属。另外,由于第3研磨工序的研磨条件(把基板压在研磨垫上的压力、研磨垫的旋转速度、浆料、研磨时间等)是不容易研磨掉铜的条件,所以在第3研磨工序中,构成铜布线115的铜膜不会受到过度的研磨。因此,除了ARL膜204以外,例如对于构成铜布线210的铜膜,能够在尽量不减少该膜厚的状态下确实地除去被埋入在脆弱的ARL膜204的裂纹内的不需要的金属。
如以上说明的那样,根据第2实施例,在设置在基板200上的ARL膜204及第2硅氧化膜203上的布线用沟槽207及通过孔205内,依次地埋入屏障金属膜(氮化钽膜208)及布线用导电膜(铜膜209),然后,通过研磨,除去附着在布线用沟槽207及通过孔205外侧的布线用导电膜及屏障金属膜。然后,在除去在研磨时附着在基板200上的异物后,对ARL膜204的表面进行研磨。因此,在进行屏障金属膜的研磨时,在存在于布线用沟槽207之间(铜布线115之间)的ARL膜204的表面上产生微小的裂纹,并且在金属被埋入在该裂纹内的情况下,可获得以下的效果。即,由于在除去了在进行屏障金属膜的研磨时附着在基板200上的异物后,对ARL膜204的表面进行精研磨,所以可在防止异物对ARL膜204的表面造成新的损伤的同时除去被埋入在裂纹内的金属。因此,由于防止了由被埋入在裂纹内的金属在铜布线210之间形成架桥状态,所以可实现避免在布线之间产生短路的布线结构,即,可形成高性能的布线。
另外,在以往技术中,随着相邻布线之间的距离减小,特别是当布线之间的距离小于0.25μm时,明显增加了布线之间的短路。而在本发明中,在布线之间的距离小于0.25μm的情况下,获得了防止布线之间短路的明显效果。
另外,根据第2实施例,由于在除去附着在基板200上的异物的同时,还除去在第2研磨工序(对氮化钽膜208的研磨)中所使用的研磨垫153上的附着异物,所以在第3研磨工序(对ARL膜204的研磨)中继续使用研磨垫153的情况下,也可确实地防止ARL膜204的表面受到损伤。另外,由于可同时除去分别附着在基板200(晶片151)及研磨垫153上的异物,所以可提高作业效率,缩短形成布线所需要的时间。
另外,根据第2实施例,如图5(a)~(c)所示的那样,使用同一CMP装置,不需停止研磨垫153的旋转,只需一边改变研磨条件一边连续地进行第2研磨工序、异物除去工序(清洗工序)及第3研磨工序。因此,可提高形成布线的作业效率。另外,在异物除去工序中,由于取代研磨剂而向研磨垫153上供给纯水,所以可确实地除去晶片151(基板200)及研磨垫153上的附着异物。另外,由于在异物除去工序中的研磨垫153的旋转速度及把基板200压在研磨垫153上的压力小于在第2研磨工序及第3研磨工序中的小,所以可在抑制对构成铜布线210的铜膜的研磨的同时除去基板200及研磨垫153上的附着异物。
另外,根据第2实施例,在第3研磨工序中的把基板200压在研磨垫153上的压力及研磨垫153的旋转速度分别与在第2研磨工序中的相同。换言之,除了研磨时间以外,第3研磨工序的研磨条件与第2研磨工序相同。因此,由于容易对第3研磨工序中的研磨条件进行设定,所以可提高形成布线的作业效率。从而可提高加工工序的节奏。另外,由于第3研磨工序的研磨时间比第2研磨工序的研磨时间短,所以可防止ARL膜204的表面受到过度的研磨。此时,如果使在第3研磨工序中的所述压力及旋转速度分别比在第1研磨工序(铜膜209的研磨工序)中的小,则可进一步确实防止ARL膜204的表面受到过度的研磨。
另外,在第1或第2实施例中,是把利用ARL膜形成第1层铜布线的情况作为说明对象,但在利用ARL膜形成多层铜布线的情况下也可以使用本实施例的方法。另外,在通过在布线用沟槽内埋入铜以外的导电膜而形成布线的情况下也可以使用本实施例的方法。
而且,在第1或第2实施例中,对屏障膜虽然没有特别的限制,但在使用铜膜作为布线用导电膜的情况下,希望能够使用例如钽膜、氮化钽膜、或钽膜与氮化钽膜的叠层膜作为屏障金属膜。而且,对埋入布线的绝缘膜的种类及ARL膜的种类也没有特别的限制。
而且,在第1或第2实施例中,在第2研磨工序(屏障金属膜的研磨)之后进行的异物去除工序(基板清洗工序)中,希望使用纯水、有机酸溶液、或有机碱溶液对基板进行清洗。这样,就能够确实去除附着在基板表面及研磨垫上的异物(削屑)。此时,作为有机碱,例如也可以使用TMAH(四甲基铵氢化物)等的羟胺。另外,作为有机酸,也可以使用例如草酸、柠檬酸或苹果酸等的具有2个以上羰基(-COOH基)的羧酸。
而且,在第1或第2实施例中,对于Cu研磨用浆料的种类以及屏障层(TaN)研磨用浆料的种类也没有特别的限定。例如可以使用含有过氧化氢溶液(双氧水)作为氧化剂的铜研磨用浆料,以及含有硝酸(或其派生化合物)作为氧化剂的TaN研磨用浆料。而且,还可以使用颗粒尺寸相互不同的铜研磨用浆料以及TaN研磨用浆料。还有,对在第3研磨工序中使用的浆料的种类虽然没有特别的限制,但希望能够使用与在第2研磨工序中相同的屏障层研磨用浆料。这样,在第3研磨工序中,由于能够防止对布线用导电膜过度的研磨,所以能够防止布线电阻的增大。而且,由第2研磨工序向第3研磨工序移动时,研磨条件的变更也更为简单。
而且,在第1或第2实施例中,第1~第3研磨工序都是使用同1CMP装置而进行的,但也可以在第2研磨工序及异物除去工序以外的工序中使用其他的CMP装置进行。另外,能够在第1~第3研磨工序及异物除去工序中使用的CMP装置不限于具有1个基板固定夹,且在一次研磨工序中对1片基板进行研磨的装置。即,也可以使用具有多个基板固定器,且在1次研磨工序中能够研磨多片基板的CMP装置。
根据本发明,在绝缘膜上设置的布线用沟槽中依次埋入屏障金属膜与布线用导电膜时,在屏障金属膜的研磨时等,是对基板上粘附的异物进行去除之后,对绝缘膜的表面进行最终研磨。因此,能够防止异物对绝缘膜表面造成新的损伤,同时,由于能够去除绝缘膜表面裂纹中所埋入的金属,所以能够避免由该金属引起的布线间的架桥现象的发生。所以,能够降低布线与布线之间发生短路的频率,形成高性能的布线。
另外,根据本发明,由于在除去基板上的附着异物的同时也除去了在第2研磨工序(对屏障金属膜的研磨)中所使用的研磨垫上的附着异物,因此,即使在第3研磨工序(对反射防止膜的研磨)中继续使用该研磨垫的情况下,可更有效地防止反射防止膜的表面受到损伤。另外,可同时除去分别附着在基板及研磨垫上的异物,所以提高作业效率,缩短形成布线所需要的时间。

Claims (15)

1.一种布线结构的形成方法,其特征在于:包括:在绝缘膜上形成反射防止膜后,在所述反射防止膜及所述绝缘膜上形成第1沟槽及与所述第1沟槽相邻的第2沟槽的沟槽形成工序;在所述反射防止膜上堆积屏障金属膜,然后在所述屏障金属膜上堆积导电膜,使其掩埋所述第1沟槽和所述第2沟槽的膜堆积工序;通过研磨,除去位于所述第1沟槽外侧及所述第2沟槽外侧的所述导电膜的第1研磨工序;在所述第1研磨工序之后,通过研磨,除去所述第1沟槽外侧及所述第2沟槽外侧的所述屏障金属膜的第2研磨工序;在所述第2研磨工序之后,通过洗净除去粘附在研磨垫及所述被研磨面上的异物的异物去除工序;以及在所述异物去除工序之后,对所述反射防止膜的表面进行研磨的第3研磨工序。
2.根据权利要求1所述的布线结构的形成方法,其特征在于:在所述第3研磨工序中,使所述被研磨面压向研磨垫的压力以及该研磨垫的旋转速度分别与第2研磨工序中相应的压力及旋转速度相同。
3.根据权利要求2所述的布线结构的形成方法,其特征在于:所述第3研磨工序的研磨时间比所述第2研磨工序的研磨时间短。
4.根据权利要求2所述的布线结构的形成方法,其特征在于:在所述第3研磨工序中,所述压力以及所述旋转速度分别比第1研磨工序中相应的压力及旋转速度小。
5.根据权利要求1所述的布线结构的形成方法,其特征在于:在所述第3研磨工序中所使用的研磨剂与第2研磨工序中所使用的研磨剂相同。
6.根据权利要求1所述的布线结构的形成方法,其特征在于:使用同一研磨装置进行所述第2研磨工序、所述异物除去工序及所述第3研磨工序,所述异物除去工序包括把所述被研磨面压向研磨垫并使该研磨垫旋转的工序。
7.根据权利要求6所述的布线结构的形成方法,其特征在于:在所述异物去除工序中,包括取代研磨剂向研磨垫上供给有机酸、有机碱或纯水的工序。
8.根据权利要求6所述的布线结构的形成方法,其特征在于:在所述异物除去工序中的研磨垫的旋转速度小于所述第2研磨工序及所述第3研磨工序中的旋转速度。
9.根据权利要求6所述的布线结构的形成方法,其特征在于:在所述异物除去工序中的把所述被研磨面压向研磨垫的压力比在所述第2研磨工序及所述第3研磨工序中的压力小。
10.根据权利要求1所述的布线结构的形成方法,其特征在于:所述第1沟槽与所述第2沟槽之间的间隔为0.25μm以下。
11.根据权利要求1所述的布线结构的形成方法,其特征在于:所述第1沟槽与所述第2沟槽相互平行配置。
12.根据权利要求1所述的布线结构的形成方法,其特征在于:所述第1沟槽与所述第2沟槽中布线的形成是采用双重镶嵌法而进行的。
13.根据权利要求1所述的布线结构的形成方法,其特征在于:所述反射防止膜由含有硅的材料构成。
14.根据权利要求1所述的布线结构的形成方法,其特征在于:所述导电膜为铜膜,所述屏障金属膜为钽膜、氮化钽膜、或钽膜与氮化钽膜的叠层膜。
15.根据权利要求14所述的布线结构的形成方法,其特征在于:形成在所述第1沟槽或所述第2沟槽中的布线与形成在该布线下侧的插销构成电连接。
CN02158807.4A 2001-12-27 2002-12-25 布线结构的形成方法 Expired - Fee Related CN1207773C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001396420 2001-12-27
JP2001396420 2001-12-27

Publications (2)

Publication Number Publication Date
CN1430262A CN1430262A (zh) 2003-07-16
CN1207773C true CN1207773C (zh) 2005-06-22

Family

ID=19189089

Family Applications (1)

Application Number Title Priority Date Filing Date
CN02158807.4A Expired - Fee Related CN1207773C (zh) 2001-12-27 2002-12-25 布线结构的形成方法

Country Status (2)

Country Link
US (1) US6919267B2 (zh)
CN (1) CN1207773C (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282444B2 (ja) * 2003-11-17 2009-06-24 株式会社東芝 半導体装置およびその製造方法
KR100621630B1 (ko) * 2004-08-25 2006-09-19 삼성전자주식회사 이종 금속을 이용하는 다마신 공정
FR2888146A1 (fr) * 2005-07-06 2007-01-12 St Microelectronics Crolles 2 Procede et dispositif d'alimentation d'une machine de polissage mecanochimique en un produit de polissage
US20090079080A1 (en) * 2007-09-24 2009-03-26 Infineon Technologies Ag Semiconductor Device with Multi-Layer Metallization
WO2009058272A1 (en) * 2007-10-29 2009-05-07 Ekc Technology, Inc. Copper cmp polishing pad cleaning composition comprising of amidoxime compounds
US8911558B2 (en) 2011-03-23 2014-12-16 Nanya Technology Corp. Post-tungsten CMP cleaning solution and method of using the same
US11211256B2 (en) * 2020-02-26 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd Method with CMP for metal ion prevention

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3277427B2 (ja) 1994-01-31 2002-04-22 ソニー株式会社 平坦化方法および研磨装置
JP3076244B2 (ja) 1996-06-04 2000-08-14 日本電気株式会社 多層配線の研磨方法
JP3160545B2 (ja) 1997-01-28 2001-04-25 松下電器産業株式会社 埋め込み配線の形成方法
US6593282B1 (en) 1997-10-21 2003-07-15 Lam Research Corporation Cleaning solutions for semiconductor substrates after polishing of copper film
US6358849B1 (en) 1997-12-23 2002-03-19 Texas Instruments Incorporated Integrated circuit interconnect and method
US6174810B1 (en) 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
US6150269A (en) 1998-09-11 2000-11-21 Chartered Semiconductor Manufacturing Company, Ltd. Copper interconnect patterning
JP3374814B2 (ja) 1999-12-03 2003-02-10 株式会社ニコン 研磨体、平坦化装置、半導体デバイス製造方法、および半導体デバイス
US6468135B1 (en) 1999-04-30 2002-10-22 International Business Machines Corporation Method and apparatus for multiphase chemical mechanical polishing
TWI227726B (en) 1999-07-08 2005-02-11 Eternal Chemical Co Ltd Chemical-mechanical abrasive composition and method
US6573173B2 (en) 1999-07-13 2003-06-03 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6274478B1 (en) 1999-07-13 2001-08-14 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6436302B1 (en) 1999-08-23 2002-08-20 Applied Materials, Inc. Post CU CMP polishing for reduced defects
US6274499B1 (en) 1999-11-19 2001-08-14 Chartered Semiconductor Manufacturing Ltd. Method to avoid copper contamination during copper etching and CMP
JP2001148366A (ja) 1999-11-22 2001-05-29 Sony Corp 半導体製造設備及びその使用方法
US6184128B1 (en) 2000-01-31 2001-02-06 Advanced Micro Devices, Inc. Method using a thin resist mask for dual damascene stop layer etch
JP2001291720A (ja) 2000-04-05 2001-10-19 Hitachi Ltd 半導体集積回路装置および半導体集積回路装置の製造方法
JP2002110679A (ja) 2000-09-29 2002-04-12 Hitachi Ltd 半導体集積回路装置の製造方法
TW480662B (en) 2001-01-29 2002-03-21 Macronix Int Co Ltd Method for forming dual damascene
JP2003077921A (ja) 2001-09-04 2003-03-14 Nec Corp 半導体装置の製造方法
JP4803625B2 (ja) 2001-09-04 2011-10-26 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2003100746A (ja) 2001-09-27 2003-04-04 Hitachi Ltd 半導体装置の製造方法
CN1220258C (zh) * 2001-12-27 2005-09-21 松下电器产业株式会社 布线结构的形成方法
CN1220259C (zh) * 2001-12-27 2005-09-21 松下电器产业株式会社 布线结构的形成方法

Also Published As

Publication number Publication date
US20040009653A1 (en) 2004-01-15
US6919267B2 (en) 2005-07-19
CN1430262A (zh) 2003-07-16

Similar Documents

Publication Publication Date Title
CN101079408A (zh) 双镶嵌结构及其制造方法
CN1795074A (zh) 真空辅助垫清理系统及采用开孔清理盘的方法
CN1197542A (zh) 抛光方法和设备
CN1618569A (zh) 化学机械研磨的流程与基底上铜层氧化物研磨制程
CN101459124B (zh) 化学机械研磨方法及晶片清洗方法
CN1732561A (zh) 把金属和超低k值电介质集成
CN1543668A (zh) 使用平面化方法和电解抛光相结合的方法形成半导体结构
CN1207773C (zh) 布线结构的形成方法
CN100343362C (zh) 金属用研磨液以及研磨方法
CN1264201C (zh) 研磨方法及半导体装置的制造方法
CN1295762C (zh) 研磨金属层的方法
CN1885489A (zh) 半导体器件的制造方法
CN1291459C (zh) 化学机械抛光方法以及与其相关的洗涤/冲洗方法
CN1220258C (zh) 布线结构的形成方法
CN1220259C (zh) 布线结构的形成方法
CN1198331C (zh) 布线结构的形成方法
CN1653600A (zh) 铜和阻障层之整合化学机械抛光的方法和设备
CN1574283A (zh) 掩埋布线的形成方法及半导体器件
US6767274B2 (en) Method to reduce defect/slurry residue for copper CMP
CN1761047A (zh) 使用化学机械研磨法制造半导体元件的内连线结构的方法
US6943113B1 (en) Metal chemical polishing process for minimizing dishing during semiconductor wafer fabrication
JP3654884B2 (ja) 配線構造の形成方法
JP3910140B2 (ja) 配線構造の形成方法
JP3888967B2 (ja) 配線構造の形成方法
CN1838399A (zh) 平坦化填隙材料的装置及方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20050622

Termination date: 20121225