CN1286178C - 存储器件的结构及其制造方法 - Google Patents
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Abstract
一种存储器件的结构及其制造方法，此结构包括一基底；复数条埋入式位线，配置在基底中；复数条字线，配置在部分基底上；一栅氧化层，配置在基底与字线之间；一顶盖层，配置在字线的顶部；一间隙壁，配置在字线的侧壁；复数个沟渠式导线，分别配置在埋入式位线上方的顶盖层上；一介电层，配置在两相邻的字线之间，以及两相邻的沟渠式导线之间；以及复数个自行对准接触窗，每一自行对准接触窗配置在每一沟渠式导线底下的其中二相邻的字线之间，用以使沟渠式导线与埋入式位线彼此电性连接。
Description
技术领域
本发明是有关于一种存储器件的结构及其制造方法，且特别是有关于一种利用具有自行对准接触窗的双重镶嵌结构以改善器件可靠度的存储器结构及其制造方法。
背景技术
存储器，顾名思义便是用以储存资料或数据的半导体器件。在数字资料的储存上，我们通常习惯以位(Bit)来表示存储器的容量。存储器内每个用以储存数据的单元则称为存储单元(Cell)。而存储单元在数以万计的存储位中，所在的特定位置则称为地址(Address)。换言之，存储单元在存储器内，得以数组的方式排列，每一个行与列的组合代表一个特定的存储单元地址。其中，列于同行或是同列的数个存储单元以共同的导线加以串接。
图1所示，其绘示为公知一种存储器件的立体图。
请参照图1，公知存储器件的制造方法首先在基底100上形成一栅氧化层102。之后，在基底100中形成一埋入式位线104。接着，于埋入式位线104上形成一场氧化绝缘层106，用以隔离埋入式位线104与后续所形成的字线。最后，以垂直于埋入式位线104的方向，在栅氧化层102与场氧化绝缘层106上形成一字线108。
当存储器件随着集成电路集成度的提高而逐渐缩小之后，存储器件中的埋入式位线的宽度必须随之缩小。然而，位线的宽度变窄会造成其阻值的上升，使得存储单元的电流变小而导致过高的位线负载(Bit Line Loading)。倘若利用增加位线的接面深度(Junction Depth)，以解决埋入式位线阻值提高的问题，不但会衍生短沟道效应(ShortChannel Effect)，还会产生接面漏电(Junction Leakage)等问题。倘若是利用高浓度的掺杂来制作浅接面的位线，以避免因接面过深而引起的短沟道效应以及击穿漏电等问题，则又会因固态溶解度的限制，而无法克服位线负载过高的问题。再者，于公知存储器件中，约每32条位线或每64条位线就必须有一位线接触窗，用以操控存储器件。然而，位线接触窗的形成会限制了器件的集成度。因此，如何降低位线接触窗的数目以提高器件集成度也是非常重要的。
发明内容
本发明的目的就是在提供一种存储器件的结构及其制造方法，以降低位线的电阻值。
本发明的另一目的是提供一种存储器件的结构及其制造方法，此结构与方法可使埋入式位线的接面作浅而不会产生短沟道效应及击穿漏电流等问题。
因此，本发明的再一目的就是在提供一种存储器件的结构及其制造方法，以降低位线接触窗的数目，借此以提高器件的集成度。
本发明提出一种存储器件的结构，其由数个呈数组排列的存储单元所构成。此结构包括一基底、数条埋入式位线、数条字线、一栅氧化层、一顶盖层、一间隙壁、一介电层、数个沟渠式导线以及数个自行对准接触窗。其中，埋入式位线配置在基底中。而字线以垂直于埋入式位线的方向配置在部分基底上。栅氧化层配置在基底与字线之间。而顶盖层配置在字线的顶部。间隙壁配置在字线与顶盖层的侧壁。另外，每一沟渠式导线分别配置在埋入式位线上方的顶盖层上。而介电层则是配置在两相邻的字线之间，以及两相邻的沟渠式导线之间。换言之，沟渠式导线对应埋入式位线而配置在顶盖层与介电层上，且两相邻的沟渠式导线之间通过介电层而彼此电性隔离。此外，每一自行对准接触窗配置在每一沟渠式导线底下的其中二相邻的字线之间，用以使沟渠式导线与埋入式位线彼此电性连接。在本发明中，沟渠式导线与埋入式位线共同作为存储器件的位线。
本发明提出一种存储器件的制造方法，此方法首先在一基底中形成一埋入式位线。之后，在基底的表面形成一栅氧化层。并且，在栅氧化层上形成一字线，其中字线的顶部更形成有一顶盖层。接着，在字线与顶盖层的侧壁形成一间隙壁。继之，在基底的上方形成一介电层，覆盖顶盖层。在本发明中，顶盖层及间隙壁与介电层的蚀刻选择比小于1，换言之，顶盖层与间隙壁可以使字线于后续步骤中免于遭到侵蚀。接着，图案化介电层，以在埋入式位线上方的介电层中形成一沟渠，其中沟渠暴露出字线顶部的顶盖层。之后在沟渠底下的介电层中形成一自行对准接触窗开口，暴露出埋入式位线，其中自行对准接触窗开口与沟渠构成一双重镶嵌开口。在本发明中，也可以先形成自行对准接触窗开口之后再形成沟渠。之后，在双重镶嵌开口中填入一导电层，以形成一双重镶嵌结构。其中双重镶嵌结构的导线式沟渠与埋入式位线共同作为器件的位线之用，且两者之间通过自行对准接触窗而电性连接。
本发明的存储器件的结构及其制造方法，由于其位线由埋入式位线与沟渠式导线所构成，因此可降低存储器件的位线的电阻值。
本发明的存储器件的结构及其制造方法，由于其位线的电阻值可有效的降低，因此器件中的埋入式位线可以作浅，以避免短沟道效应与接面漏电的问题，进而提升器件的可靠度。
本发明的存储器件的结构及其制造方法，由于位线的电阻值可有效的降低，因此可降低位线的电压降，如此可减少器件中位线接触窗的数目，进而提高器件的集成度。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明。
附图说明
图1为公知一种存储器件的立体图；
图2是依照本发明一较佳实施例的存储器件的上视简图；
图3A至图3E是依照本发明一较佳实施例的存储器件的制造流程剖面示意图；
图4是依照本发明一较佳实施例的存储器件的立体图。
标号说明：
100、200：基底 102、204：栅氧化层
104、202：埋入式位线 106：场氧化绝缘层
108、206：字线 208：顶盖层
210：间隙壁 212：介电层
214：沟渠 216：自行对准接触窗开口
218：沟渠式导线 220：自行对准接触窗
具体实施方式
图2所示，其依照本发明一较佳实施例的存储器件的上视简图；图3A至图3E所示，其为依照本发明一较佳实施例的存储器件的制造流程剖面示意图。
请参照图2与图3A，图3A为图2中由X-X’的剖面示意图。首先在一基底200中形成一埋入式位线202。其中，形成埋入式位线202的方法例如是先在基底200上形成一图案化的光阻层(未绘示)，之后以光阻层为一注入掩模进行一离子注入步骤而形成。
之后，请参照图2与图3B，图3B为图2中由Y-Y’的剖面示意图。在形成埋入式位线202之后，在基底200上形成一栅氧化层204，并且在栅氧化层204上形成一字线206，其中字线206的顶部还包括形成有一顶盖层208。在本实施例中，形成字线206、栅氧化层204与顶盖层208的方法，例如先利用一热氧化制作工艺以在基底200的表面上形成一薄氧化层(未绘示)，之后在薄氧化层上全面性的形成一导电材料层(未绘示)，并且在导电材料层上形成一材料层(未绘示)。之后以垂直于埋入式位线202的方向图案化材料层与导电材料层，以形成字线206与字线206顶部的顶盖层208。继之，再把未被字线206覆盖的薄氧化层移除，而留下的薄氧化层即为栅氧化层204。其中，字线206的材料例如是多晶硅，顶盖层208的材料例如是氮化硅或氮氧化硅。
接着，在字线206与顶盖层208的侧壁形成一间隙壁210。在本实施例中，形成间隙壁210的方法例如先在基底200的上方形成一共形材料层(未绘示)，之后回蚀刻此共形材料层而形成间隙壁210。其中，间隙壁210的材料例如是氮化硅或氮氧化硅。
然后，请参照图3C，在基底200的上方形成一介电层212，覆盖顶盖层208。其中，介电层212与顶盖层208的蚀刻选择比远大于1，且介电层212与间隙壁210的蚀刻选择比也远大于1。如此一来，配置在字线206上方的顶盖层208与配置在字线206两侧的间隙壁210便可以保护字线206，以避免其于后续蚀刻制作工艺中遭到侵蚀。在本实施例中，介电层212的材料例如是氧化硅，且形成介电层212的方法例如是化学气相沉积法。
继之，请参照图3D，图案化介电层212，以在埋入式位线202上方的介电层212中形成一沟渠214。由于介电层212与顶盖层208的蚀刻选择比远大于1，因此可轻易的控制沟渠214形成在顶盖层208上方的介电层212中，而使沟渠214暴露出字线206上方的顶盖层208。之后，在沟渠214底下的相邻的二字线206之间形成一自行对准接触窗开口216，而暴露出埋入式位线202。其中，沟渠214与自行对准接触窗开口216构成一双重镶嵌开口。
由于字线206的上方形成有顶盖层208，且在字线206的侧壁形成有一间隙壁210。因此本发明可以在两相邻的字线206之间形成自行对准接触窗开口216。
除此之外，本发明也可以先形成自行对准接触窗开口216之后再形成沟渠214。换言之，本发明可以先图案化介电层212，而在相邻的二字线206之间形成一自行对准接触窗开口216，暴露出埋入式位线202。之后，再于埋入式位线202上方的介电层212中形成一沟渠214，暴露出顶盖层208。
之后，请参照图3E，在双重镶嵌开口中填入一导电层，以形成由沟渠式导线218与自行对准接触窗220所构成的一双重镶嵌结构。其中，在双重镶嵌开口中填入导电层以形成双重镶嵌结构的方法例如是先在基底200的上方全面性的形成一导电层，之后利用一回蚀刻制作工艺或一化学机械研磨制作工艺移除部分导电层，直到介电层212暴露出来。在本实施例中，双重镶嵌开口中所填入的导电层例如是一金属铜层或一金属钨层。
特别值得一提的是，本发明的自行对准接触窗220将沟渠式导线218与埋入式位线202连接起来。因此，本发明的存储器件的位线由埋入式位线202与沟渠式导线218所构成。如此一来，便可降低位线的电阻值，以因应器件尺寸缩小后会有阻值升高的问题。而且，由于本发明的方法可降低位线的电阻值，因此其埋入式位线202的接面可以作浅，以避免短沟道效应与接面漏电等问题，借此以提高器件的可靠度。
图4所示，其为依照本发明一较佳实施例的存储器件的立体图。
请参照图4，本发明的存储器件由复数个呈数组排列的存储单元所构成。其包括一基底200、复数条埋入式位线202、复数条字线206、一栅氧化层204、一顶盖层208、一间隙壁210、一介电层212、复数个沟渠式导线218以及复数个自行对准接触窗220。
其中，埋入式位线202配置在基底200中，且字线206以垂直于埋入式位线202的方向配置在部分基底200上方。而栅氧化层204则是配置在字线206与基底200之间。顶盖层208配置在字线206的顶部，而间隙壁210配置在字线206与顶盖层208的侧壁，用以保护字线206，以避免其于后续蚀刻制作工艺中遭到侵蚀。
另外，每一沟渠式导线218对应配置在每一埋入式位线202上方的顶盖层208上。而介电层212则是配置在两相邻的沟渠式导线218之间，以及两相邻的字线206之间，用以使相邻的沟渠式导线218与相邻的字线206彼此电性隔离。换言之，每一沟渠式导线218对应每一埋入式位线202而配置在顶盖层208与介电层212上，且两相邻的沟渠式导线218之间通过介电层212而彼此电性隔离。此外，自行对准接触窗220则是配置在沟渠式导线218的底下，用以将沟渠式导线218与埋入式位线202连接起来。换言之，自行对准接触窗220配置在沟渠式导线218底下的其中二相邻的字线206之间，用以使沟渠式导线218与埋入式位线202彼此电性连接。因此，本发明的存储器件的位线由埋入式位线202与沟渠式导线218所构成。
由于本发明的存储器件的位线由埋入式位线202与沟渠式导线218所构成，因此可降低位线的电阻值，以因应器件尺寸缩小后会有阻值升高的问题。而且，本发明可以使埋入式位线202的接面可以作浅，以避免短沟道效应与接面漏电等问题，借此以提高器件的可靠度。另外，由于本发明的存储器件位线的电阻值可有效的降低，因此可降低位线的电压降，如此可减少器件中位线接触窗的数目，进而提高器件的集成度。
综合以上所述，本发明具有下列优点：
1.本发明的存储器件的结构及其制造方法，可降低存储器件的位线的电阻值。
2.本发明的存储器件的结构及其制造方法，其埋入式位线可以作浅，以避免短沟道效应与接面漏电的问题，进而提升器件的可靠度。
3.本发明的存储器件的结构及其制造方法，可减少器件中位线接触窗的数目，进而提高器件的集成度。
虽然本发明已以较佳实施例公开如上，然其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，当可作些许之更动与润饰，因此本发明的保护范围当视权利要求书所界定者为准。
Claims (18)
1、一种存储器件的结构，该存储器件由数个呈数组排列的存储单元所构成，其特征在于：该结构包括：
一基底；
数条埋入式位线，配置在该基底中；
数条字线，以垂直于上述埋入式位线的方向配置在部分该基底上；
一栅氧化层，配置在该基底与上述字线之间；
一顶盖层，配置在上述字线的顶部；
一间隙壁，配置在上述字线的侧壁；
数个沟渠式导线，分别配置在对应于上述埋入式位线上方的该顶盖层上；
一介电层，配置在两相邻的上述字线之间，以及两相邻的上述沟渠式导线之间；
数个自行对准接触窗，每一上述自行对准接触窗配置在每一上述沟渠式导线底下的其中二相邻的上述字线之间，使每一上述沟渠式导线与每一上述埋入式位线彼此电性连接。
2、如权利要求1所述的存储器件的结构，其特征在于：其中该顶盖层的材料包括氮化硅或氮氧化硅。
3、如权利要求1所述的存储器件的结构，其特征在于：其中该间隙壁的材料包括氮化硅或氮氧化硅。
4、如权利要求1所述的存储器件的结构，其特征在于：其中该介电层的材料包括氧化硅。
5、如权利要求1所述的存储器件的结构，其特征在于：其中该沟渠式导线与该自行对准接触窗的材料包括金属铜或金属钨。
6、如权利要求1所述的存储器件的结构，其特征在于：其中该字线的材料包括多晶硅。
7、一种存储器件的制造方法，其特征在于：包括：
在一基底中形成一埋入式位线；
在该基底的表面形成一栅氧化层；
在该栅氧化层上形成一字线，其中该字线的顶部形成有一顶盖层；
在该字线与该顶盖层的侧壁形成一间隙壁；
在该基底的上方形成一介电层，覆盖该顶盖层；
在该埋入式位线上方的该介电层中形成一沟渠，暴露出该顶盖层；
在该沟渠底下的该介电层中形成一自行对准接触窗开口，暴露出该埋入式位线，其中该自行对准接触窗开口与该沟渠构成一双重镶嵌开口；
在该双重镶嵌开口中填入一导电层。
8、如权利要求7所述的存储器件的制造方法，其特征在于：其中该顶盖层与该介电层的一蚀刻选择比小于1。
9、如权利要求7所述的存储器件的制造方法，其特征在于：其中该间隙壁与该介电层的一蚀刻选择比小于1。
10、如权利要求7所述的存储器件的制造方法，其特征在于：其中该顶盖层的材料包括氮化硅或氮氧化硅。
11、如权利要求7所述的存储器件的制造方法，其特征在于：其中该间隙壁的材料包括氮化硅或氮氧化硅。
12、如权利要求7所述的存储器件的制造方法，其特征在于：其中该介电层的材料包括氧化硅。
13、如权利要求7所述的存储器件的制造方法，其特征在于：其中在该双重镶嵌开口中填入该导电层的方法包括：
在该基底的上方形成一导电层，覆盖该介电层；
移除部分该导电层，直到该介电层暴露出来。
14、如权利要求13所述的存储器件的制造方法，其特征在于：其中移除部分该导电层的方法包括一回蚀刻法或一化学机械研磨法。
15、如权利要求7所述的存储器件的制造方法，其特征在于：其中该导电层的材料包括金属铜或金属钨。
16、如权利要求7所述的存储器件的制造方法，其特征在于：其中形成该字线与该顶盖层的方法包括：
在该栅氧化层上形成一导电材料层；
在该导电材料层上形成一材料层；
以垂直于该埋入式位线的方向，图案化该导电材料层与该材料层，以形成该字线与该顶盖层。
17、如权利要求7所述的存储器件的制造方法，其特征在于：其中该字线的材料包括多晶硅。
18、如权利要求7所述的存储器件的制造方法，其特征在于：其中形成该沟渠与该自行对准接触窗开口的方法还包括先形成该自行对准接触窗开口之后，再形成该沟渠。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20061122 Termination date: 20190828 |