CN1285073A - 用于检测数字半导体电路装置的测试电路及方法 - Google Patents

Abstract

本发明涉及一种单片集成测试电路,用于检测在同一半导体芯片上构成的数字半导体电路装置,其中有多个待测试元件,一个检测数据样本寄存器(1),用于缓冲存储检测数据样本,一个读出电路和写入电路,用于向和从待测元件进行检测数据样本的写入和读出,还有一个比较电路(6),用于检测在待测试元件中写入和读出的数据的差值。测试电路备有一个可以利用一个激活信号(3)激活的样本改变电路(2),该电路在写入待测试元件之前改变来自检测数据样本寄存器中的检测数据样本。

Description

用于检测数字半导体电路装置的测试电路及方法

本发明涉及一种单片集成测试电路及方法，用于检测在同一半导体芯片上构成的数字半导体电路装置；其中有多个待测试的元件；一个检测数据样本寄存器，用于缓冲存储检测数据样本；一个读出和写入电路，用于向和从待测试元件写入和读出检测数据样本寄存器的数据；以及一个比较电路，用于检测在待测试元件中写入的、和从中读出的数据的差值。

在测试作为按照本发明半导体电路装置的特别优选的实施结构的半导体存储器功能时，除了检测单个的数据导线和地址导线之外，主要的是检测存储单元在制造过程中造成的缺陷。由于尚且处于组合在晶片上的大量半导体存储单元有待检验，一般不是对这些单元逐个进行，而是将其汇集成组进行。在这样的压缩测试中，一般情况下是将数据位汇集成组，将其连接在比模块原来具有的数量较少的IO-接口上(IO=进-出，就是输入-输出)。依据芯片结构，在一次写访问中，通过这些少量的IO-接口分别在多条数据线上写入一个数据位。在一次读访问中，以组为单位检测这些数据线的数据位的一致性。并且将该检验结果分别作为PASS(无缺陷)或FAIL(有缺陷)的信息输出到这些少量的IO-接口上。采取这种措施的缺点在于，不能在存储器中写入任意的数据样本，因为已经汇集在一起的数据线，都有一种极性。由于存储单元的物理环境各不相同，可能会产生与极性有关的缺陷，使一些有缺陷的存储单元在这样的“呆板的”测试中被忽略。因此这样的测试是无效的，因为只要有一个存储单元有缺陷，就会使整个单元被判为废品。采用这样的措施的另一个缺点是，当所有汇集在一起的数据位都是“错误”时，却能够得出信以为“正确”的结果。

作为本发明基础的任务是，提供一种供测试数字半导体电路装置的方法和装置，特别是提供一种半导体存储器模块，优先具有在晶片级和模块级上减少数目的地址和/或IO-接口，测试方法方便易行；装置结构较简单，同时又能改善检测精度。

按照权利要求1中的测试电路以及权利要求20中的测试方法能够完成此项任务。

按照本发明规定：测试电路备有通过激活信号可以激活的样本改变电路，用于将来自检测数据样本寄存器的检测数据样本在写入待测元件之前予以改变。按照本发明的方法规定：将来自检测数据样本寄存器的检测数据样本在写入待测试元件之前加以改变。

将每次访问时应答的数据位汇集成组具有优点，这些组各只包含物理上分离的字线以及物理上分离的列选择线的数据位。这些组与IO-接口的子集是这样连接的，使有缺陷的元件的地址是单意的。按照这种方式使用冗余度计算的测试模式具有优点。采用将数据位汇集成组的办法可以达到减少地址空间的目的。如果，例如，将每四个数据位汇集成一组，就可以将地址空间降低到四分之一。IO-接口数目的减少自动地产生：如果，例如，将16个数据位以每组四位分成四组，则在测试模式中有源IO-接口的数目用4个代替16个。

按照JEDEC标准，在采用SDRAM半导体存储器集成块时，按照本发明的另一个优选改进措施可以通过测试模式序列引进地址压缩测试模式和IO-压缩测试模式，其中在测试过程中，除了测试模式为了解码所需的地址位以外，在包含测试线路和半导体电路装置的集成块中还要储存检测数据样本位。在进行写访问时，分别施加在所设IO-接口上的信息并不是直接写入所属的数据线上，而是与检测数据样本位相接合。这样会使写入所属的存储区内的各组数据位都能作为一个样本之用，虽然他们仅来源于一个IO-接口。

在本发明的一个特别优选的结构中，通过一个已存在于半导体芯片中的连接面(Pad)，为了激活样本改变电路将激活信号施加在测试电路中形成的模式改变电路上。上述处理方式的优点在于，可以对于尚且是处在晶片组合中的半导体电路装置可以利用经过改变的样本进行检测，检测数据样本寄存器不必重新加荷载。还有另一个优点是，数字半导体电路装置可按照两种操作方式操作，在正常操作模式下，测试电路去激活，半导体电路装置具有分配给它的IO-导线；在测试操作模式下，其中已经在半导体芯片上存在的、在正常操作模式下为了使信号与数字半导体电路装置耦合而设置的连接面与检测电路的样本改变电路连接。在正常操作模式下，这些连接面最好是从样本改变电路上退耦。

在本发明的另一个优选结构中，在测试电路中的比较电路是由与检测数据样本宽度相对应个数的逻辑门电路构成的，此比较电路以比特为单位，将要写入半导体存储器的以及从其中读出的数据进行对比。这种改进结构的进一步改进的优越之处在于，在检测电路中装有求和门电路，后者与比较电路中的逻辑门电路相耦合。求和门电路优选由一个“或非”门电路构成，用来将比较电路中的逻辑门电路的结果汇集成检测结果。在“或非”门电路的结果中，逻辑“0”被进一步用作“FAIL(不合格)”信号；逻辑“1”被进一步用作“PASS(合格)”信号。

在本发明的另一个优选结构中，样本改变电路是通过一个与检测数据样本宽度相对应数目的逻辑门电路构成的，该电路以比特为单位，改变检测数据样本寄存器中的检测数据样本。此外样本改变电路的优点在于，可以通过一个激活信号激活。有利之处还在于，比较电路的逻辑门电路和样本改变电路是由“异”门电路构成的。

在本发明的另一个优选结构中，测试电路备有一个结果改变电路，该电路是由与检测数据样本的宽度相对应数目的逻辑门电路构成的；逻辑门电路与比较电路的输出端相连接，在其输出端串接求和门电路。其有利之处在于，结果改变电路的逻辑门电路是由“异”门电路构成的，这些门电路可以共同通过一个结果改变信号激活。

在一个读访问过程中，各组的数据位与所改变的检测数据样本位这样相耦合，以致于取消以前的操作。倘若不出现缺陷，按照这种操作，一组中所有的结果位都相同，否则就相异。

如果一组所有的结果位都和预期值相同，则输出合格“PASS”信息。倘若至少有一个结果位与预期值不符，则输出不合格“FAIL”信息。由于数据位组分别属于分立的存储区，所以这些组没有必要分别用不同的数据检测。因此一个预期值足以供所有各组之用；基于这样的原因，数据样本位可以同时供所有各组之用。

在本发明的另一个更为有利的结构中，激活信号通过在测试模式中未用过的半导体存储器的输入导线和输出导线输入到样本改变电路；另外，结果改变电路也同样可以通过在测试模式中未用过的半导体存储器的输入导线和输出导线激活。结果不合格“FAIL”信号或合格“PASS”信号可以通过另一个在测试模式中未用过的半导体存储器的输入导线和输出导线输出。

本发明有关一个地址压缩测试模式和IO-压缩测试模式方面的重要优点还在于，引入数据样本位，以此被压缩的数据位可以具有一种任意的数据样本，从而使整个存储器能够用同一个数据样本进行检测，这如同在进行一次标准测试时的实际情况一样。按照本发明的方法达到一种高测试精度，并且可以充分利用有关减小的地址空间和减少的IO-接口数目方面的压缩的优点。

在本发明的另一个有利的结构中，备有一个4选1多工器电路，该电路将激活信号作为输出信号提供给样本改变电路，并且从数据寄存器的四个数据值中选取其中的一个作为输出信号提供。以同样的有利方式，通过一个提供结果改变信号作为输出信号的4选1多工器电路将可以激活结果改变电路，该4选1多工电路提供一个从结果改变数据寄存器的四个数据值中选取的一个数据值作为输出信号。

根据本发明的另一个观点，地址压缩测试模式和IO-压缩测试模式按照JEDEC-标准，由三个测试模式序列进行控制。第一个测试模式序列接通测试模式，并将检测数据样本位储存在模块中，以供在测试期间在列方向生成数据样本之用。第二个测试序列将数据样本位储存在数据寄存器中，以供在写访问中根据行地址并结合检测数据样本寄存器在行方向生成数据样本之用。在这样的写访问中不考虑IO-接口。第三个测试模式序列将数据样本位储存在结果改变数据寄存器中，以供在读访问中根据行地址并结合检测数据样本寄存器作为结果改变信号之用。第二个和第三个测试模式序列在测试过程中不拘次数、互不约制使用。这是为了使所谓的“行进样式(March Patterns)”(“连续检测样本”)成为可能所必需的，该行进样式由对每个存储器地址用倒置数据的先是读访问、再是写访问的序列组成。

在一次写访问中，根据行地址、通过一个多工器从数据寄存器中选出一个比特，并与检测数据样本寄存器中的试验数据样本位结合。这可以，例如，利用“异”门电路实现。由此产生的数据位可以作为各组的写数据之用。这样做能够使写入所属的存储区中每组的数据位在列方向和行方向中具有任意一个样本。

在一次读访问中，各组的数据位与数据样本位是这样结合的，以致取消以前的运作。此处也可以利用“异”门电路实现。倘若未发现缺陷，在此项运作之后一组中所有的结果位一律相同，否则即相异。然后将各组的结果位分别与一个通过多工器从结果改变数据寄存器中选出的结果改变信号进行比较，如果各组的结果位与结果改变信号相同，则向相应的IO-接口发送一个合格“PASS”信号(例如，逻辑“1”)。倘若至少有一个结果位与结果改变信号不同，则输出一个不合格“FAIL”信号(例如，逻辑“0”)。

按照本发明方法，简化的测试流程包括如下步骤：

1-测试模式-序列1.接通测试模式，在检测数据样本寄存器上加载。

2-测试模式-序列2．在数据寄存器上加载。

3-写入数据-背景。

4-测试模式-序列3．在结果改变数据寄存器中加载步骤2中的数据。

5-测试模式-序列2．在数据寄存器中加载新的写数据。

6-对于每个存储器-地址，进行步骤3中的数据读访问，进行步骤5中的写访问。

7-测试模式-序列3．在结果改变数据寄存器中加载步骤5的数据。

8-读出在步骤6中写入的数据。

9-关断测试模式(按照JEDEC-标准)。

由于数据位组分属于互不相关的存储区，所以这些组不必用不同的数据进行测试。所以所有各组都可以同时利用检测数据样本寄存器、数据寄存器、结果改变数据寄存器以及其各自所属的多工器。

本发明的合理的改进结构见从属权利要求。

以下借助在附图中所示的实施例对本发明作详细说明。各图所示的示意图如下所列：

图1是一个按照本发明的第一实施例的测试电路示意图；

图2是按照本发明的第二个实施例的写入方法所需、有一个IO-接口和四个数据通道的一个测试电路部分示意图；

图3是在本发明的第二个实施例中为读出方法所需、有四个数据通道和一个接口的一个测试电路部分示意图；

图4是在本发明的第三个实施例中为写入方法所需、有四个数据通道的测试电路部分示意图；

图5是在本发明的第三个实施例中为读出方法所需、有四个数据通道和一个接口的测试电路部分示意图；

图6是具有x4，x8，和x16结构的数字半导体存储器数据路径示意图。

图1所示是一个实施例，在一个(未作详细绘制的)半导体芯片上单片集成的测试线路，用于测试一个半导体存储器的存储单元，测试电路具有检测数据样本寄存器1，用来储存一个按照示例的、由六个逻辑位D0至D5组成的检测数据样本；该寄存器可以利用通过一个在测试模式中未用过的半导体电路装置的寄存器构成，并且在其后串接一个数量(此处为六个)与检测数据样本宽度相对应的、构成样本改变电路2的“异”门电路2A至2F。通过样本改变电路、以比特为单位，改变或倒置检测数据样本。检测数据样本的改变是通过在“异”门电路2A至2F上施加一个作为激活信号3用的逻辑“1”使其起动。此时，该激活信号3是通过设在半导体芯片上形成称为“Pad(焊垫)”的连接面4施加的，在此所谓的焊垫可以通过在测试模式中未用过的半导体电路的数据控制输入端(DATACTRL)的“焊垫”形成。这种“焊垫”能够通过一个在测试模式中被激活的数据控制单元5和样本改变电路连接。写入数据导线WDL0至WDL5串接在样本改变电路上，通过这些导线，未经改变或业经改变的检测数据样本通过一个写入和读出电路写入开启的半导体储存单元中。此外，在输出端还分配给样本改变电路一个比较电路6，这是由与检验数据的宽度相对应个数的“异”门电路6A至6F组成的。这时“异”门电路6A至6F的输入端一方面是施加业经改变的检测数据样本，另一方面则是施加通过读出数据导线RDL0至RDL5存储在开启的半导体存储器单元上的数据内容。倘若在为了向半导体寄存器内存储在写入数据导线WDL0至WDL5所存在的电平与从半导体寄存器中读出、并在读出数据导线RDL0至RDL5上所存在的电平之间出现一个差值，则在有关的逻辑门电路的输出端则会产生一个逻辑“1”电平；否则即出现逻辑“0”电平。在比较电路中，连接一个从属于“异”门电路6A至6F的输出端的求和门电路7，该求和门电路是由一个设置与比较电路的逻辑门电路的个数相对应个数的输入端的“或非”门电路7构成的。只有当“或非”门电路7的所有输入端都处于逻辑“零”时，也就是当写入数据位和读出数据位之间不存在差值时，才在“或非”门电路7的输出端8上形成逻辑“1”电平，这相当于一个合格“PASS”信号；否则就会输出一个逻辑“零“，相当于一个不合格“FAIL”信号。在半导体存储器整个测试期间，求和门电路的输出端保持在逻辑“1”电平；一旦有一个故障出现，则变成逻辑“零”电平。倘若，例如，在检测数据样本寄存器1中写入一个D0至D5的顺序=1，0，1，0，1，1检测数据样本，这样，借助样本改变电路2在其被激活之后，检测数据样本被倒置成为数据位0，1，0，1，0，0，然后通过写数据导线WDL0至WDL5写入存储单元中。将存储单元中的内容通过读出数据导线RDL0至RDL5与经过改变的检测数据样本进行比较。倘若位于写入数据导线或者读出数据导线上的WDL4或者RDL4上的存储单元出现故障，则在逻辑门电路6B的输出上就会输出一个逻辑“1”，结果在求和门电路7的输出端就会输出一个逻辑“零”，也就是一个不合格“FAIL”信号。

图2所示是在本发明的另一个结构中为写入所需的部分，其中仅只绘出检测数据样本寄存器1和样本改变电路2。在示例中的样本改变电路2是由4个“异”门电路2A至2D构成的，每个“异”门电路各有两个输入端。每个逻辑门电路中的一个输入端都共同通过半导体存储器的一个附属的IO-接口IOi0施加激活信号，这种IO-接口通常在测试模式中可能是不需要的，以便响应该半导体存储器。逻辑门电路的第二个输入端分别施加由检测数据样本寄存器1的检测数据样本位M0至M3。逻辑门电路的输出端与半导体存储器数据存储块的写入数据导线WDL0至WDL3连接。当检测数据样本位为逻辑0时，在逻辑门电路输出端的有关数据位有和IO接口处信息相同的极性，否则，则极性相反。所以，虽然在写入时所用的仅只是一个IO-接口，一组中的4个数据位可以具有任意一个样本。

图3所示是在本发明的另一种结构中为读出所需的一个部件。图中所示是检测数据样本寄存器1、比较电路6和“或非”门电路7，其工作原理已如上述。比较电路在所绘示例中是由各有两个输入端的四个“异”门电路6A至6D构成；这些输入端分别与读出数据导线RDL0至RDL3的数据位以及检测数据样本寄存器1的一个检测数据样本位M0至M3连接。在这种操作之后，只要不出现差值(错误)，输出的极性全都相同。这些结果位Ei0至Ei3都与结果改变电路9的另外四个“异”门电路9A至9D连接。

通过结果改变电路9，以比特为单位，改变或倒置比较电路6的结果。改变结果通过以逻辑“1”作为结果改变信号10施加在“异”门电路9A至9D上进行起动。此时，该结果改变信号10通过一个连接面、一个寄存器单元或者一个IO接口施加在结果改变电路9上，在测试模式中为响应半导体存储器不需要此IO接口。接着结果改变电路的“异”门电路9A至9D的输出端与“或非”门电路7相结合，一旦至少施加的一个位是逻辑1(也就是错误)，其输出端8则为逻辑0。在本发明的这个实施例中，“或非”门电路7的输出端与一个在半导体存储器的测试模式中未用过的IO-导线连接，在测试过程中的结果通过这个导线向外输出。求和门电路(“或非”门电路7)的结果与此相同，这在图1中已经做过解释。

除了正常的电路部分的去激活及除了测试电路的激活以外，数据通路和IO接口的控制与正常模式进行的情况相同。为了简化，这些控制信号未示出。

图4所示是在图2中说明过的本发明的实施结构的一种改型。图中，用于激活样本改变电路2的激活信号3是在一个4选1多工器电路11的输出端12上提供的。此处的4选1多工器电路11将来自数据寄存器13中的四个数据位中的一个连接到它的输出端12上。此时，从数据寄存器13选取数据位是通过行地址R0及R1进行的。因此，写入半导体存储器中的数据位可以在列方向和行方向具有任意一种样本。(此处的样本深度为4×4)。

图5所示是在图3中说明过的本发明的实施结构的一种改型。图中，用于激活结果改变电路2的激活信号10是在一个4选1多工器电路14的输出端15上提供的。此处的4选1多工器电路14将来自结果改变数据寄存器16中的四个数据位中的一个连接到它的输出端15上。此时，从结果改变数据寄存器16选取数据位是通过行地址R2及R3进行的。这里4选1多工器电路14、结果改变数据寄存器16、以及行地址R2和R3可以与图4中所示的相同。两个数据寄存器13和16也可以共同通过一个唯一的八位宽的寄存器构成。

当进入根据JEDEC-标准通过称为“IPL-序列”起动的测试模式时，检测数据样本寄存器1和数据寄存器13和/或16利用测试模式序列1，2，和3经4条地址导线加载，或者，当未设4选1多工器电路时，则通过地址导线或IO-导线提供激活信号3和结果改变信号10。

图6所示是一种SDRAM形式的半导体存储器的数据路径的示意图，这种路径允许x4，x8，以及x16的结构。现代的存储器一般分成多个块结构，例如分成MA0，MA1，MA2，MA3四块。这些块不一定物理上彼此分离。此处的分组应当这样理解，在访问时从每一块中一定数目的数据位可供使用，例如，各四个数据位D00至03，D10至13，...，D30至33。这些数据位各来源于一个有源字线WL和具有单义的字地址和列地址。当进行检修时，所有这些字线同时利用冗余字线替代，则这些数据位在必要时可以源自多个字线WL。

在x4结构利用列地址的2个地址位，以便通过多工器M4：1从4中选1。多工器M4：1的输出端分别与一个IO-接口(IO00，IO01，…，IO30)连接。在x8结构利用列地址的1个地址位，以便通过多工器M2：1从2中选1。多工器M2：1的输出端与各自2个IO-接口(IO00至01，...，IO30至31)连接。最后，在x16结构，在每个块上四个数据位分别与四个IO接口(IO00至03，…，IO30至33)连接。在IO-接口输入这些数据位，如图1所示，一部分可以是通过以上所述的多工器实现，以便节约导线。

按照本发明，在每四个数据位和x4结构的IO-接口(IO00，…，IO30)之间连接的测试电路T供每块MA0，…，MA3用。每个测试电路T都可以通过四条导线连接检测数据样本寄存器1(样本深度4)，并且通过各一条导线可施加结果改变信号10和激活信号3。在测试模式开始时检测数据样本寄存器1经4个地址线加载。在测试模式期间，标准多工器和标准IO-接口都能够在不取决于数据结构的条件下被去激活，并且测试电路T及其所属的IO-接口被激活。

在每次读访问时，例如，通过由于省却用于测试模式的IO-导线(不是所有的IO-导线都要利用)，未用过的列地址被施加结果变化信号10，通过一个内置寄存器，或者通过已经介绍过的改型方案、借助连接面或通过介绍过的多工器电路提供使用。

所描述的本发明的实施方法利用与在标准模式中同一的数据总线结构，其中使用16选4的IO-接口用来输出测试结果。在另一个实施方法中，还可以激活4倍于在标准模式中的存储单元。采用16个测试电路取代4个，就能够将4组试验结果从各4个接口输出。在这个实施方法中，IO-接口的数量虽然并没有减少，但是地址空间却进一步减少四分之一。

Claims (21)

1．单片集成测试电路，用于检测在同一半导体芯片上构成的数字半导体电路装置，其中有多个待测试的元件，一个检测数据样本寄存器(1)，用于缓冲存储检测数据样本，一个读出和写入电路，用于向和从待测试元件写入和读出检测数据样本寄存器中的数据，还有一个比较电路(6)，用于检测在待测试元件中写入的和从中读出的数据差值，

其特征在于，

测试电路包括一个可以利用一个激活信号(3)激活的样本改变电路(2)，用来在写入待测试元件之前改变来自检测数据样本寄存器中的检测数据样本。

2．如权利要求1中的测试电路，

其特征在于，

用于激活样本改变电路的激活信号，利用设在半导体芯片上的样本改变电路的电耦合连接面(“Pad”)(4)输入。

3．如权利要求2中的测试电路，

其特征在于，

数字半导体电路装置有两种操作方式(正常模式，测试模式)可以运行，在测试模式的操作方式中连接面与测试电路的样本改变电路连接，该连接面业已设在半导体芯片上，并且在正常模式中用于数字半导体电路装置与一个信号的耦合。

4．如权利要求3中的测试电路，

其特征在于，

在正常模式中连接面与样本改变电路退耦。

5．如权利要求1至4中的测试电路，

其特征在于，

设有多个待测试元件的待测试数字半导体电路装置是由设有多个存储单元的半导体存储器构成的。

6．如权利要求1至5中的测试电路，

其特征在于，

比较电路(6)备有与检测数据样本宽度相对应个数的逻辑门电路(6A至6F)，这些门电路以比特为单位，将写入和读出的数据进行比较。

7．如权利要求6中的测试电路，

其特征在于，

在测试电路中备有一个与比较电路中的逻辑门电路耦合的求和门电路(7)，该求和门电路将比较电路的逻辑门电路的各结果归纳成一个结果。

8．如权利要求7中的测试电路，

其特征在于，

测试电路的求和门电路是由一个“或非”门电路构成的。

9．如权利要求1至8中的测试电路，

其特征在于，

样本改变电路(2)备有与检测数据样本宽度相对应个数的逻辑门电路(2A至2F)，一旦在样本改变电路上施加一个激活信号(3)，这些门电路就以比特为单位改变检测数据样本。

10．如权利要求1至9中的测试电路，

其特征在于，

比较电路和样本改变电路的逻辑门电路是由“异”门电路构成的。

11．如权利要求1至10中的测试电路，

其特征在于，

测试电路有一个结果改变电路(9)，该电路是由与检测数据样本宽度相对应个数的逻辑门电路(9A至9D)构成的，这些逻辑门电路与比较电路(6)的逻辑门电路的输出端相连接，在这些逻辑门电路的输出端上串接求和门电路(7)。

12．如权利要求11中的测试电路，

其特征在于，

结果改变电路的逻辑门电路是由“异”门电路构成的。

13．如权利要求1至12中的测试电路，

其特征在于，

结果改变电路(9)的逻辑门电路共同通过一个结果改变信号(10)激活。

14．如权利要求1以及5至13中的测试电路，

其特征在于，

样本改变电路通过一个在测试模式中未用过的半导体存储器的输入及输出导线，利用激活信号激活。

15．如权利要求1以及5至14中的测试电路，

其特征在于，

结果改变电路通过一个在测试模式中未用过的半导体存储器的输入及输出导线，利用结果改变信号激活。

16．如权利要求1以及5至15中的测试电路，

其特征在于，

比较电路(6)直接与检测数据样本寄存器(1)连接。

17．如权利要求1以及5至16中的测试电路，

其特征在于，

求和门电路(7)的结果通过一个在测试模式中未用过的半导体存储器的输入及输出导线输出。

18．如权利要求1以及5至17中的测试电路，

其特征在于，

样本改变电路(2)通过提供激活信号(3)作为输出信号的一个4选1多工器电路(11)激活，该多工器电路提供从一个数据寄存器(13)的四个数据值中的一个数据值作为输出信号。

19．如权利要求1以及5至18中的测试电路，

其特征在于，

结果改变电路(9)通过提供结果改变信号(10)作为输出信号的一个4选1多工器电路(14)激活，该多工器电路提供从结果改变数据寄存器(16)的四个数据值中的一个数据值作为输出信号。

20．测试具有多个待测试元件的数字半导体电路装置的方法，依靠设在同一半导体芯片上的单片集成测试电路进行，该测试电路具有一个检测数据样本寄存器(1)，用于缓冲存储检测数据样本，一个读写电路，用来向和从待测试元件写入和读出检测数据样本寄存器中的数据，还有一个比较电路(6)，用于检测待测试元件的写入和读出数据的差值，

其特征在于，

在测试过程中，在将检测数据样本写入待检测元件之前，改变在检测数据样本寄存器中存储的该检测数据样本。

21．如权利要求20中的方法，

其特征在于，

为了起动检测数据改变，通过设在半导体芯片上的电耦合连接面(“Pad”)把一个激活信号输入到测试电路。

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