CN1277182C - 具有辅助处理单元的可编程逻辑控制器 - Google Patents

Abstract

为了解决现有可编程逻辑控制器中仅有一中央处理单元所存在的执行指令速度不佳、计数频率无法提升以及脉冲输出频率不够等问题，本发明揭露了一种具有一第一处理单元以及一第二处理单元的可编程逻辑控制器，以第二处理单元辅助第一处理单元在指令执行、计数以及脉冲输出上的运作，以提高整体的效率。此外，经由一扩充界面模块与另一可编程逻辑控制器连接时，本发明所揭露的架构还具有较现有可编程逻辑控制器更佳的性能。

Description

具有辅助处理单元的可编程逻辑控制器

技术领域

本发明关于一种逻辑电路，特别是一种应用于可编程逻辑控制器中，由逻辑电路组成的辅助处理单元。

背景技术

目前自动化设备常用可编程逻辑控制器(Program-mable LogicController，PLC，或称为可编程控制器)来控制，尤其是过程控制，而可编程逻辑控制器的控制行为则用阶梯图(Ladder Diagram)软件来设计。PLC的功能为基本的逻辑运算及计时计数，再加上内存，以满足工业上顺序控制所需。数据处理的应用指令还可交由PLC中央处理单元来执行。随着模拟信号处理的需要，还有模拟数字转换模块。进一步地，由于通讯以及连网的需求，还可增加网络模块。

基本上，可编程控制器可视为一具有特殊界面的微电脑，一切的数据处理在中央处理单元(CPU)进行，输入模块取得外部受控系统目前的状态，经过程序判断后，决定致动输出模块上的那些驱动器，以驱动受控系统。可编程控制器，基本如同一部专门为过程控制的系统而设计的小型计算机。经使用者写入程序于储存器之中，然后CPU照着程序中定义的控制逻辑(Control Logic)监控并处理来自按钮、感应器或极限开关等设备的输入信号，经逻辑判断后将输出信号送至外部负载，如继电器、指示灯、电动机等。有时可依使用者的需要，将输出信号回授作为输入信号，再去控制其它输出设备。

在传统的PLC中大多利用一个单芯片和简单的逻辑集成电路来实现所有的功能，在一般的过程控制且对于执行速度不高的应用上是可以接受的。但是仍然存在例如指令执行速度、计数的频率、脉冲输出的频率等性能无法提高的问题。

此外，与扩充机的连接上，单芯片必需自行控制输出及输入的时序及数据，如果要与另一特殊用途集成电路(ASIC)的界面连接，在程序的撰写及执行上显得没有效率。

而在计数的功能上，最高计数的频率一般只到10kHz上下，因而使得在使用多组计数的情况下，最高计数的频率将会随之下降，再加上如果需要不同的输出型式脉冲，最高输出频率同样地会随之下降。

目前针对上述问题解决的方法大致上分为两类，一是使用更高阶的单芯片，但如此一来不但成本跟着提高，软件设计人员也需学习新的工具。第二种方式是使用额外的硬件来增加原有的功能。

但随着应用方式的多元化，PLC对于执行的性能是要求更高，不管是在使用者的程序执行速度上，基本的脉冲输入出功能，或是扩充能力等，因此以一个中央处理单元实现所有功能的设计方式在处理性能时不仅不佳，而且不能符合使用者对PLC功能的需求。

发明内容

鉴于以上问题，本发明的主要目的在于提供一种具有辅助处理单元的可编程逻辑控制器，以一辅助处理单元搭配可编程逻辑控制器中的中央处理单元，以解决现有可编程逻辑控制器的性能不佳的问题，从而提高可编程逻辑控制器的性能。原本可编程逻辑控制器的中央处理单元主要负责低速的指令执行、计数与脉冲输出，而辅助处理单元主要负责低速和高速的指令执行、计数与脉冲输出。

因此，为了实现上述目的，本发明所揭露的具有辅助处理单元的可编程逻辑控制器，包括有一第一处理单元以及一第二处理单元，在第二处理单元中包括有一基本指令执行模块、一脉冲输出模块、一中断模块、一计数模块以及一计数比较模块。此外，还具有一扩充界面模块，用以与其它的可编程控制器连接，作为扩充使用。其中基本指令执行模块、脉冲输出模块、中断模块、计数模块、计数比较模块以及扩充界面模块均由一数据总线连接。

在本发明所揭露的具有两个处理单元的可编程逻辑控制器的架构下，将一些常用命令由辅助处理单元执行，设计时采用精简指令集线流水线式提高使用者程序执行速度并提供单步执行功能。

为了节省内存的使用，将使用者程序及相关数据存放在一共享储存模块中，为此加入了总线仲裁机制，当中央处理单元要存取此共享储存单元时，计数器模块改变标志，或计数器比较模块改变设定内容时指令执行会自动停止而后继续执行。另外规划状态转移用指令(STL命令)及相关标志提供给第一处理单元使用，以使第二处理单元可辅助第一处理单元。

本发明的技术方案是这样实现的：

一种可编程逻辑控制器，其特征在于包括有：

一第一处理单元，用以执行低速脉冲输出、低速计数以及执行第一群组指令；以及

一第二处理单元，用以根据一由该第一处理单元所产生的中断信号，执行相对应的高速脉冲输出、高速计数以及执行第二群组指令。

其中该第二处理单元包括有一基本指令执行模块，用以执行该第二群组指令。

其中该基本指令执行模块更包括有：

一内部存储单元，用以储存该第二群组指令；

一逻辑运算单元，与该内部存储单元耦接，用以执行该第二群组指令；以及

一标志累加单元，与该逻辑运算单元耦接，当该第二群组指令执行完毕之后，改变该标志累加单元中的标志值。

其中该第二处理单元包括有一脉冲输出模块，用以输出多组高速脉冲信号。

其中该脉冲输出模块包括有：

一脉冲输出启动模块，用以输出一启动信号；

一脉冲宽度调制模块，与该脉冲输出启动模块耦接，当该启动信号为一脉冲宽度调制模块启动信号时启动，并输出脉冲宽度调制脉冲信号；

一脉冲输出模块，与该脉冲输出启动模块耦接，当该启动信号为脉冲输出模块启动信号时启动，并输出脉冲信号；以及

一减速脉冲输出模块，与该脉冲输出启动模块耦接，当该启动信号为一减速脉冲输出模块启动信号时启动，并输出减速脉冲输出脉冲信号。

其中该第二处理单元包括有一中断模块，用以输出中断信号。

其中该中断模块包括有：

一中断致能标志，用以记录中断致能标志值；

一正负沿设定标志，用以记录上升沿中断或下降沿中断；

一启动单元，与该中断致能标志耦接，由该中断致能标志的输出与一中断源致动该启动单元，据以输出一启动信号；

一正负沿检测器，与该启动单元耦接，用以接收该启动信号，并根据该正负沿设定标志输出一正负沿检测信号；

一中断向量状态暂存器，与该正负沿检测器耦接，用以储存中断向量状态；

一中断状态判断器，根据该中断向量状态以及一中断向量捕捉暂存器的输出判断上升沿中断或下降沿中断；以及

一中断状态机，与该中断状态判断器耦接，用以根据该中断状态判断器的判断结果输出中断信号。

其中该第二处理单元包括有一计数模块，用以执行多组高速计数模式。

其中该计数模块包括有：

一计数器比较值记录单元，储存有计数器比较值；

一计数器现在值记录单元，用以储存计数器现在值；

一计数比较单元，与该计数器比较值记录单元耦接，用以比较计数器比较值以及该计数器现在值，以判断当上数的个数或下数个数是否到达一预定值；

一解多路复用器，与该计数比较单元耦接，当计数比较单元输出代表该预定值的逻辑信号时，配合一计数模式信号输出至基本指令执行模块中；

一上下数检测单元，与该计数器现在值记录单元耦接，用以接收该计数器现在值，以检测目前的计数为上数或下数，并输出一检测结果；以及

一解多路复用器，与该上下数检测单元耦接，用以根据该检测结果并配合计数模式将信号输出至该基本指令执行模块。

其中该第二处理单元包括有一比较计数模块。

其中该比较计数模块包括有：

一比较结果输出地址单元，用以储存比较结果输出地址；

一比较模式设定单元，用以储存比较模式设定；

一计数比较设定值单元，用以储存计数比较设定值；

一解多路复用器，用以接收来自该计数模块的输出信号，并据以输出一计数内容；以及

一第六比较器，与该比较结果输出地址单元耦接，用以比较该计数内容与该计数设定比较值，并将一比较结果输出至一多路复用器。

附图说明

图1为本发明所揭露的辅助处理单元的系统架构图

图2为本发明所揭露的基本指令执行模块的系统方框图

图3为本发明所揭露的脉冲输出模块的系统方框图

中断模块图4为本发明所揭示的PWM模块和PLSY模块的系统方框图

图5为本发明所揭示的PLSR模块的系统方框图

图6为本发明所揭露的中断模块的系统方框图

图7为本发明所揭露的计数模块的系统方框图

图8为本发明所揭露的计数比较模块的系统方框图

其中，附图标记说明如下：

100  第一处理单元

200  第二处理单元

10   基本指令执行模块

20   脉冲输出模块

30   中断模块

40   计数模块

50   计数比较模块

60   扩充界面模块

70   数据总线

80   外部存储单元

11   逻辑运算单元

12   内部存储单元

13   标志累加单元

21   脉冲输出启动模块

22   PWM模块

23   PLSY模块

24   PLSR模块

25   第一解多路复用器

26   脉冲计数单元

211  单位频率产生单元

212  单位频率计数器

213  模式设定标志

214  第一比较器

215  分频器

216  单位频率比较单元

221  PWM周期设定单元

222  第二比较器

223  第三比较器

224  PWM输出暂存器

225  OffDuty标志

231  PLSY脉冲设定单元

232  第四比较器

241  频率设定单元

242  脉冲个数设定单元

243  PLSR处理状态单元

261  计数个数设定单元

262  第五比较器

31   中断致能标志

32   正负沿设定标志

33   中断源致动启动单元

34   正负沿检测器

35   中断向量状态暂存器

36   中断向量捕捉暂存器

37   中断状态判断器

38   中断状态机

41     计数器比较值记录单元

42     计数器现在值记录单元

43     计数比较单元

44     第二解多路复用器

45A    第三解多路复用器

45B    第一多路复用器

46A    第四解多路复用器

46B    第二多路复用器

47     上下数检测单元

48     第五解多路复用器

49A    逻辑运算单元

49B    逻辑运算单元

51     比较结果输出地址单元

52     比较模式设定单元

53     计数比较设定值单元

54     第六解多路复用器

55     第六比较器

56     比较结果暂存器

57     第三多路复用器

58     第七解多路复用器

IntCnt 计数中断信号

IntCmp 比较计数中断信号

SYSclk 系统脉冲信号

具体实施方式

有关本发明的特征与实际作用，现配合附图对本发明的最佳实施例详细说明如下。

本发明所揭露的具有辅助处理单元的可编程逻辑控制器，可将第一处理单元视为一低速处理单元，而将第二处理单元视为高速处理单元，第一处理单元主要负责低速的指令执行、计数操作与脉冲输出，而第二处理单元主要负责低速和高速的指令执行、计数操作与脉冲输出。以下分别就以上模块的详细内容叙述如下。

首先请参考图1，为本发明所揭露的第二处理单元的方框图，第二处理单元包括有一基本指令执行模块10、一脉冲输出模块20、一中断模块30、一计数模块40以及一计数比较模块50。另外，尚包括有一扩充界面模块60，用以与其它的可编程控制器连接，作为扩充的使用。基本指令执行模块10、脉冲输出模块20、中断模块30、计数模块40、计数比较模块50以及扩充界面模块60均由一数据总线70连接。

基本指令执行模块10中的功能方框图，请参考图2，包括有一逻辑运算单元11、一内部存储单元12、以及一标志累加单元13，基本指令执行模块10接收来自第一处理单元100的数据信号以及来自第一处理单元的控制信号，内部存储单元12储存有一第二群组指令。

开机之后，将会通过扩充界面模块60周期性的扫描与更新，当发现特定的指令时，即立即执行目前所指定的指令及操作。倘若将所有的指令全部存于存储单元中，则当要执行特定的指令时，第一处理单元100将不断地自储存单元中读取数据执行，如此将会降低整体的性能。因此，可将一些常用的指令或较短的指令储存于第二处理单元200中的内部储存单元12，也就是将可编程逻辑控制器中所需要用到的指令，依据一规则(例如使用频率、指令执行时间等)区分为第一群组指令与第二群组指令，第一群组指令储存于可编程逻辑控制器的外部存储单元80中，第二群组指令储存于第二处理单元200的内部储存单元12中。外部存储单元80与内部存储单元12可采用非易失性内存，例如静态随机存取内存。

当欲执行特定的指令(属于第二群组指令中的指令)时，则交由第二处理单元200来执行，即由第二处理单元200中的基本指令执行模块10来执行，并于指令执行完毕时，通知第一处理单元100，如此，不但可以降低第一处理单元100的运算负载，更可以提高整体的运算性能。

基本指令执行模块10中的逻辑运算单元11根据两个中断信号致动，分别为计数中断信号IntCnt以及比较计数中断信号IntCmp，计数中断信号IntCnt来自计数模块40，比较计数中断信号IntCmp来自计数比较模块50。当逻辑运算单元11接收到上述中断信号其中之一时，则自内部存储单元13或外部存储单元70读取目前程序所指定要执行的指令，当指令执行完毕的后，则将标志累加单元13中的标志值改变。计数中断信号IntCnt为一请求型中断(来自计数模块40)，请求型中断依据所请求中断的顺序依序执行，而比较计数中断信号IntCmp(来自计数比较模块50)为一种强制型中断，为需要立即处理执行的中断要求。

脉冲输出模块20用以输出可编程化脉冲信号，用以控制受控系统，例如伺服马达。其系统方块请参考图3，脉冲输出模块20主要包括一脉冲输出启动模块21，用以输出一启动信号以启动PWM模块22、PLSY模块23或者是PLSR模块24，启动模块之后，被启动的模块即输出相对应的脉冲信号，并通过一第一解多路复用器25将脉冲输出。PWM模块为脉冲宽度调制，PLSY为脉冲输出，而PLSR则为减速脉冲输出，皆为使用者用来控制马达，依马达驱动方式的不同，可作不同的设定。

接着配合图4与图5说明PWM模块22、PLSY模块23以及PLSR模块24的操作。脉冲输出启动模块21中包括有一单位频率产生单元211、一单位频率计数器212以及一模式设定标志213，单位频率产生单元211用以输出一单位频率给单位频率计数器212，再由单位频率计数器212输出启动信号，启动信号以两位的数字信号代表，例如″01″代表启动PWM模块22，″10″代表启动PLSY模块23，″11″代表启动PLSR模块24，″00″则代表脉冲输出重置。

单位频率产生单元211中的单位频率比较单元216，用以输出一频率比较信号给第一比较器214，第一比较器214的另一输入为系统脉冲信号SYSclk，使得第一比较器214根据两个信号输出一比较信号给分频器215，由分频器215输出一单位频率信号给单位频率计数器212，再由单位频率计数器212输出启动信号。

当单位频率计数器212输出的启动信号为″00″(PWM模块启动信号)时，此时脉冲输出模块20将输出PWM脉冲信号。PWM模块中22有一PWM周期设定单元221，用以输出一设定信号给第二比较器222，第二比较器222的另一输入为启动信号，使得第二比较器222据以输出一第二比较信号给PWM输出暂存器224，第三比较器223则根据启动信号以及OffDuty标志225的输出信号输出一第三比较信号给PWM输出暂存器224。PWM输出暂存器224则根据第二比较信号以及第三比较信号输出PWM脉冲。

当单位频率计数器212输出的启动信号为10(PLSY模块启动信号)时，此时脉冲输出模块20将输出PLSY脉冲信号，PLSY脉冲信号由PLSY模块23中的PLSY脉冲设定单元231输出，同时输出至第四比较器232，第四比较器232的另一输入则为PLSY模块启动信号，使得第四比较器232输出一重置标志信号00给脉冲输出启动模块21中的模式设定标志213。

PLSR模块24的系统方框图请参考图5。PLSR模块24由单位频率计数器212输出的PLSR模块启动信号(11)启动，启动信号同时输入至脉冲计数单元26。PLSY模块中具有一频率设定单元241以及一脉冲个数设定单元242，频率设定单元241储存有至少一组以上可供设定的频率设定值，每一频率在脉冲设定单元中242储存有一相对应的脉冲计数个数。当程序中设定一特定频率与该频率相对应的脉冲计数个数时，同时将这些设定值输出至PLSR处理状态单元243中，PLSR处理状态单元243接收到PLSR模块启动信号时，则输出PLSR脉冲。当所有输出设定处理完毕时，则输出一重置标志信号00给脉冲输出启动模块21中的模式设定标志213。

PLSR处理状态单元243将信号输出给脉冲计数单元26中的计数个数设定单元261以及单位频率比较单元216，使得脉冲计数单元26中的第五比较器262可以根据PLSR启动信号以及计数个数设定单元261的输出输出一第五比较信号，以判断是否到达处理下一输出设定。

在设定的方式上只需输入需求的频率即可，不需要再换算成个数再填入，这样省去了第一处理单元计算的时间并加快了执行的性能。

关于中断模块30的系统方框图请参考图6，中断模块30负责处理来自各模块的中断源，并利用中断致能信号触发第一处理单元100的中断，以通知第一处理单元100来处理中断。本发明所揭露的中断模式有请求型中断与强制型中断，在设定上每一个中断源都可以有上升沿、下降沿，及启动等标志供设定。

中断致能标志31中记录有中断致能的标志值，而正负沿设定标志32则记录有上升沿中断或下降沿中断，当中断致能标志31的输出与中断源致动启动单元33时，启动单元33将输出一启动信号以致动正负沿检测器34，正负沿检测器34的输出耦接至一中断向量状态暂存器35。配合一中断向量捕捉暂存器36，由一中断状态判断器37判断为上升沿中断或下降沿中断，并由中断状态机38输出中断信号。只要有一中断产生，中断状态判断器37则输出中断信号，如果检测的结果为Zero且状态为S1则将状态设为S0，此时中断信号输出为1，如果检测的结果不是Zero且状态为S0则将状态设为S1，此时中断信号输出为0。

计数模块40的系统方框图请参考图7，计数模块40中提供多组独立高速计数模式，当程序需要高速计数时，第一处理单元100即通过一中断信号，通知计数模块40以进行高速计数。

计数模块40中包括有一计数器比较值记录单元41以及一计数器现在值记录单元42，分别储存有计数器比较值以及计数器现在值，计数比较单元43则比较计数器比较值以及计数器现在值，当上数的个数达到后，则输出逻辑1至第二解多路复用器44，当下数的个数达到时，则输出逻辑0至解第二多路复用器44，第二解多路复用器44再配合计数模式将信号输出给基本指令执行模块10。

计数器现在值记录单元42则根据第三解多路复用器45A、第一多路复用器45B以及第四解多路复用器46A、第二多路复用器46B的输出将计数器现在值输出至上下数检测单元47，以供上下数检测单元检测目前的计数为上数或下数，上数则输出逻辑0至第五解多路复用器48，下数则输出逻辑1至第五解多路复用器48，第五解多路复用器48再配合计数模式将信号输出给基本指令执行模块10。

计数器现在值单元42另外输出计数内容信号给第六解多路复用器54。计数器现在值单元42由三个控制信号控制，分别为重置信号、启动信号以及U/D标志，重置信号由AND逻辑运算单元49A输出，启动信号由AND逻辑运算单元49B输出。

计数比较模块50的系统方框图请参考图8，包括有比较结果输出地址单元51、比较模式设定单元52、以及计数比较设定值单元53，比较结果输出地址单元51储存有比较结果输出地址，比较模式设定单元52储存有比较模式设定，计数比较设定值单元53储存有计数比较设定值，第六解多路复用器54接收来自计数器的四个输出信号(HSC0、HSC1、HSC2、HSC3)，并据以输出一计数内容，由第六比较器55比较计数内容与计数比较设定值，并将比较结果输出至第三多路复用器57以及第七解多路复用器58，第三多路复用器57以及第七解多路复用器58则将运算结果输出至基本指令执行模块10中。第六比较器55的另一比较结果输出储存于比较结果暂存器56中。

在实际的应用上，可将上述的模块单元以集成电路制造成为一特殊用途集成电路(ASIC)，以提供一独立的硬件，使得在性能上不会随着使用更多的资源而下降。此外，还可将上述的模块各自独立成为特殊用途集成电路。

虽然本发明以前述的较佳实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内应当可以作一些更改与润饰，因此本发明的保护范围以本说明书所附的权利要求所界定的专利保护范围为准。

Claims (6)

1.一种可编程逻辑控制器，其特征在于包括有：

第一处理单元，用以执行低速脉冲输出、低速计数以及执行第一群组指令；以及

第二处理单元，用以根据由该第一处理单元所产生的中断信号，执行相对应的高速脉冲输出、高速计数以及执行第二群组指令；

其中，该第二处理单元包含由数据总线连接的以下模块：

基本指令执行模块，用以执行该第二群组指令；

脉冲输出模块，用以输出多组高速脉冲信号；

中断模块，用以输出中断信号；

计数模块，用以执行多组高速计数模式；

比较计数模块；

扩充界面模块，用以与其它的可编程控制器连接作为扩充使用。

2.如权利要求1所述的可编程逻辑控制器，其特征在于，其中该基本指令执行模块还包括有：

内部存储单元，用以储存该第二群组指令；

逻辑运算单元，与该内部存储单元耦接，用以执行该第二群组指令；以及

标志累加单元，与该逻辑运算单元耦接，当该第二群组指令执行完毕之后，改变该标志累加单元中的标志值。

3.如权利要求1所述的可编程逻辑控制器，其特征在于，其中该脉冲输出模块包括有：

脉冲输出启动模块，用以输出启动信号；

脉冲宽度调制模块，与该脉冲输出启动模块耦接，当该启动信号为脉冲宽度调制模块启动信号时启动，并输出脉冲宽度调制脉冲信号；

脉冲输出模块，与该脉冲输出启动模块耦接，当该启动信号为脉冲输出模块启动信号时启动，并输出脉冲信号；以及

减速脉冲输出模块，与该脉冲输出启动模块耦接，当该启动信号为减速脉冲输出模块启动信号时启动，并输出减速脉冲输出脉冲信号。

4.如权利要求1所述的可编程逻辑控制器，其特征在于，其中该中断模块包括有：

中断致能标志，用以记录中断致能标志值；

正负沿设定标志，用以记录上升沿中断或下降沿中断；

启动单元，与该中断致能标志耦接，由该中断致能标志的输出与中断源致动该启动单元，据以输出一启动信号；

正负沿检测器，与该启动单元耦接，用以接收该启动信号，并根据该正负沿设定标志输出正负沿检测信号；

中断向量状态暂存器，与该正负沿检测器耦接，用以储存中断向量状态；

中断状态判断器，根据该中断向量状态以及中断向量捕捉暂存器的输出判断上升沿中断或下降沿中断；以及

中断状态机，与该中断状态判断器耦接，用以根据该中断状态判断器的判断结果输出中断信号。

5.如权利要求1所述的可编程逻辑控制器，其特征在于，其中该计数模块包括有：

计数器比较值记录单元，储存有计数器比较值；

计数器现在值记录单元，用以储存计数器现在值；

计数比较单元，与该计数器比较值记录单元耦接，用以比较计数器比较值以及该计数器现在值，以判断当上数的个数或下数个数是否到达一预定值；

解多路复用器，与该计数比较单元耦接，当计数比较单元输出代表该预定值的逻辑信号时，配合计数模式信号输出至基本指令执行模块中；

上下数检测单元，与该计数器现在值记录单元耦接，用以接收该计数器现在值，以检测目前的计数为上数或下数，并输出检测结果；以及

解多路复用器，与该上下数检测单元耦接，用以根据该检测结果并配合计数模式将信号输出至该基本指令执行模块。

6.如权利要求1所述的可编程逻辑控制器，其特征在于，其中该比较计数模块包括有：

比较结果输出地址单元，用以储存比较结果输出地址；

比较模式设定单元，用以储存比较模式设定；

计数比较设定值单元，用以储存计数比较设定值；

解多路复用器，用以接收来自该计数模块的输出信号，并据以输出一计数内容；以及

第六比较器，与该比较结果输出地址单元耦接，用以比较该计数内容与该计数设定比较值，并将一比较结果输出至多路复用器。

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