[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN113809149B - 晶圆、半导体元件及半导体元件处理方法 - Google Patents

晶圆、半导体元件及半导体元件处理方法 Download PDF

Info

Publication number
CN113809149B
CN113809149B CN202110839455.2A CN202110839455A CN113809149B CN 113809149 B CN113809149 B CN 113809149B CN 202110839455 A CN202110839455 A CN 202110839455A CN 113809149 B CN113809149 B CN 113809149B
Authority
CN
China
Prior art keywords
wafer
chamfer
radius
side edge
width
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202110839455.2A
Other languages
English (en)
Other versions
CN113809149A (zh
Inventor
刘东栋
张洁
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SHANGHAI ADVANCED SEMICONDUCTO
Original Assignee
SHANGHAI ADVANCED SEMICONDUCTO
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SHANGHAI ADVANCED SEMICONDUCTO filed Critical SHANGHAI ADVANCED SEMICONDUCTO
Priority to CN202110839455.2A priority Critical patent/CN113809149B/zh
Publication of CN113809149A publication Critical patent/CN113809149A/zh
Application granted granted Critical
Publication of CN113809149B publication Critical patent/CN113809149B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002Preparing wafers
    • H01L21/02005Preparing bulk and homogeneous wafers
    • H01L21/02008Multistep processes
    • H01L21/0201Specific process step
    • H01L21/02021Edge treatment, chamfering

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本发明公开了一种晶圆、半导体元件及半导体元件处理方法,所述晶圆包括本体部和侧结构;所述侧结构位于所述本体部的两端;所述侧结构包括第一倒角部、第二倒角部和侧边缘;所述第一倒角部和所述本体部的第一表面连接;所述第二倒角部和所述本体部的第二表面连接;所述第一倒角部和所述第二倒角部在远离所述本体部的一侧的连接部形成所述侧边缘;所述侧边缘上任一点的曲率大于第一预设值;所述侧结构的第一幅长小于所述侧结构的第二幅长。本发明通过对晶圆的侧结构进行改进,大幅减小了晶圆生长外延层后产生的突角,从而避免了晶圆在生产运输过程中由于尖锐的突角导致晶圆碎片,改善了晶圆生产质量,使之能在确保良率的前提下投入大幅量产。

Description

晶圆、半导体元件及半导体元件处理方法
技术领域
本发明涉及半导体技术领域,具体涉及一种晶圆、半导体元件及半导体元件处理方法。
背景技术
6英寸的外延场截止IGBT(Insulated Gate Bipolar Transistor,绝缘栅双极型晶体管)的耐压要求较高,需要在晶圆上长相对较厚的外延层,因此会导致原本光滑的晶圆侧面轮廓形成突角,并且为了减小IGBT的整体厚度,需要对生长外延层后的晶圆进行减薄处理,参见图1,减薄处理后的晶圆的边缘更加容易形成尖锐的突角(图1中的Y即突角),而这样的突角不仅在运输过程中受到轻微碰撞就极易破碎导致缺角,而且也是在线生产过程中碎片率高达20%的主要原因。
发明内容
本发明要解决的技术问题是为了克服现有技术中晶圆生长外延层后导致边缘产生突角而容易造成破碎的缺陷,提供一种晶圆、半导体元件及半导体元件处理方法。
本发明是通过下述技术方案来解决上述技术问题:
本发明提供了一种晶圆,所述晶圆包括本体部和侧结构;
所述侧结构位于所述本体部的两端;
所述侧结构包括第一倒角部、第二倒角部和侧边缘;
所述第一倒角部和所述本体部的第一表面连接;
所述第二倒角部和所述本体部的第二表面连接;
所述第一倒角部和所述第二倒角部在远离所述本体部的一侧的连接部形成所述侧边缘;所述侧边缘呈平直状;
所述侧结构的第一幅长小于所述侧结构的第二幅长;所述第一幅长为所述第一倒角部在所述第一表面所在平面上的投影的长度;
所述第二幅长为所述第二倒角部在所述第二表面所在平面上的投影的长度。
较佳地,所述第一倒角部为第一倒圆上的一段圆弧;所述第二倒角部为第二倒圆上的一段圆弧;
所述第一倒圆和所述第二倒圆外切;
所述侧边缘设置于所述第一倒圆和所述第二倒圆的公切线;
所述第一倒圆的半径小于所述第二倒圆的半径。
较佳地,所述第一幅长大于55um且小于300um。
较佳地,所述第一幅长为180um。
本发明还提供了一种半导体元件,所述半导体元件包括上述的晶圆及形成于所述晶圆的外表面的外延层。
较佳地,所述半导体元件减薄后的厚度不大于150μm。
本发明还提供一种半导体元件处理方法,包括步骤:
对晶圆进行处理,以使所述晶圆包括本体部和侧结构;
所述侧结构位于所述本体部的两端;
所述侧结构包括第一倒角部、第二倒角部和侧边缘;
所述第一倒角部和所述本体部的第一表面连接;
所述第二倒角部和所述本体部的第二表面连接;
所述第一倒角部和所述第二倒角部在远离所述本体部的一侧的连接部形成所述侧边缘;所述侧边缘上任一点的曲率大于第一预设值;
所述侧结构的第一幅长小于所述侧结构的第二幅长;所述第一幅长为所述第一倒角部在所述第一表面所在平面上的投影的长度;
所述第二幅长为所述第二倒角部在所述第二表面所在平面上的投影的长度;
对所述晶圆进行外延层生长,
对经过外延层生长的晶圆进行减薄处理,已得到所述半导体元件。
较佳地,所述对晶圆进行处理的步骤具体包括:
切割所述第一倒角部,以使所述第一幅长大于55um且小于300um。
较佳地,所述对晶圆进行处理的步骤具体包括:
切割所述第一倒角部,以使所述晶圆的上幅长为180um。
较佳地,所述对经过外延层生长的晶圆进行减薄处理的步骤具体包括:
将所述晶圆减薄至厚度不大于150μm。
本发明的积极进步效果在于:本发明提供的晶圆、半导体元件及半导体元件处理方法通过对晶圆的侧结构进行改进,大幅减小了晶圆生长外延层后产生的突角,避免了在生产运输过程中由于尖锐的突角导致碎片,使之能在确保良率的前提下投入大幅量产。
附图说明
图1为晶圆生长外延层后的倒角部侧边缘示意图。
图2为本发明的实施例1中的晶圆的示意图。
图3为本发明的实施例1中的较佳实施方式的晶圆的示意图。
图4为现有技术中的一种晶圆倒角部的侧边缘形貌示意图。
图5为现有技术中的一种晶圆倒角部的侧边缘形貌示意图。
图6为本发明的实施例1中对应于图5的晶圆处理过程中的外延皇冠效应示意图。
图7为本发明的实施例1中的不同的上幅长的晶圆减薄后的碎片率对比示意图。
图8为本发明的实施例2中的晶圆的在线良率示意图。
图9为本发明的实施例3中的半导体元件处理方法的流程图。
具体实施方式
下面通过实施例的方式进一步说明本发明,但并不因此将本发明限制在所述的实施例范围之中。
实施例1
参见图2所示,本实施例提供了一种晶圆100,包括侧结构1和本体部2。侧结构1位于本体部2的两端。为了便于对晶圆100的形貌特征进行说明,将晶圆划分为侧结构1和本体部2,可以理解两者是呈一体的,且侧结构1位于本体部2的两端,本实施例仅以其中一侧为例进行说明。
侧结构1包括第一倒角部3、第二倒角部4和侧边缘5;第一倒角部3和本体部2的第一表面6连接,第二倒角部4和本体部2的第二表面7连接。第一倒角部3和第二倒角部4在远离本体部2一侧的连接部形成侧边缘5;侧边缘5呈平直状。
其中,侧边缘5呈平直状,可以是形成标准平直状,也可以从整体上符合大致平直即可,通过对晶圆的侧结构进行改进,大幅减小了晶圆上生长外延层的突起现象,避免了在生产运输过程中由于尖锐的突角导致碎片,使之能在确保良率的前提下投入大幅量产。
参见图4,示出了一种晶圆倒角部的侧边缘形貌,其在外延层生长后容易形成突角的现象。而本实施例的晶圆100由于包括了平直的侧边缘5,因此侧面形貌有别于现有的圆滑状的晶圆倒角部形貌,能够使突角的情况得到极大的改善。
晶圆处理工序中,对于边缘的处理通常是通过切削打磨等工艺,形成状如本实施例中的包括倒角部的侧结构。本实施例中的第一倒角部3和第二倒角部4分别位于晶圆100的两侧,即分别和本体部2的第一表面6和第二表面7连接,第二倒角部4和本体部2的第二表面7连接。第一倒角部3和第二倒角部4分别从本体部2的两个表面圆滑过渡后连接形成侧边缘5,侧边缘5呈平直状,可以是形成标准平直状,也可以从整体上符合大致平直,有别于图4示出的现有圆滑状的晶圆倒角部形貌即可,能够使外延层生长后的突角的情况得到极大的改善。
同时,晶圆100的处理工序中包括减薄处理,即保留用于使用的一个表面,本实施例中以第一表面6为例,为了防止晶圆100经过减薄后形成侧边缘的突角,因此设置上下两侧的幅长使减薄处理的位置处于侧边缘5即平坦面,可以使边缘形状避免形成侧向突角。
可选地,侧结构1的第一幅长A1小于侧结构1的第二幅长A2,第一幅长A1为第一倒角部3在第一表面6所在平面上的投影的长度,第二幅长A2为第二倒角部4在第二表面7所在平面上的投影的长度。
进行外延层生长后还需对晶圆进行减薄处理,减薄处理沿第二表面至第一表面的方向进行。由于第一幅长小于第二幅长,在确保晶圆能够减薄至预期厚度的情况下,还能确保减薄的最终位置停留在侧边缘上,而非在第二倒角部上,避免因减薄的最终位置停留第二倒角部上而形成突角,增加晶圆侧面碰撞的力量。
当然,第一幅长不能无限缩短,因为较短的上幅长在外延生长过程中会引起外延皇冠效应,导致表面的边缘突起,车间中的大部分设备都有压环压住晶圆,突起的皇冠也会导致压环将晶圆压碎。可选地,第一幅长大于55um且小于300um的情况下,能够有效避免外延皇冠效应。
作为较佳的实施方式,参见图3所示,第一倒角部3为第一倒圆20上的一段圆弧;第二倒角部4为第二倒圆30上的一段圆弧;第一倒圆20和第二倒圆30外切,侧边缘5设置于第一倒圆20和第二倒圆30的公切线且第一倒圆20的半径小于第二倒圆30的半径。
本实施方式中晶圆100的第一倒角部3和第二倒角部4是呈规则圆弧状,即分别为第一倒圆20和第二倒圆30上的两端圆弧,其中第一倒圆20和第二倒圆30的半径分别为R1和R2。两个倒角部分别位于本体部2和侧结构1的交接过度位置,即侧边缘5向晶圆100的第一表面6和第二表面7过渡的两个拐点处。本领域技术人员可知,当R1<R2时,上幅长A1必然小于下幅长A2,这样将增大最终的减薄位置位于平直的侧边缘5的概率,从而有助于避免减薄处理所形成的突角。
本实施方式中,晶圆100的第一表面6为最终需要使用的正面,其对应的幅长即上幅长A1,晶圆100的第二表面7即最终将被减薄(不使用)的背面,对应的幅长即下幅长A2。发明人发现,晶圆倒角部具有平直的侧边缘时,可以改善外延层生长带来的突角情况,但上幅长过短(参见图5)又容易在外延层生长中形成外延皇冠效应,导致倒角部的边缘突起(参见图6)。对于不同的上幅长A1取值,经发明人采用多种规格边抛磨削的磨具的多次分组测试,参见图7所示,最终发现采用180μm作为上幅长A1,相对于其他取值如55um、300um、500um,能够获得减薄后的晶圆100更低的碎片率。
本实施方式采用180μm作为上幅长,有效地抑制了外延生长过程中由于外延皇冠效应导致的突角情况的发生,从而有效地降低了晶圆的碎片率。
本实施例通过采用新的侧结构形貌的晶圆,避免了以往晶圆加工及运输过程中由于生长外延层后形成突角而导致的高破碎率,通过大幅改善晶圆产品的侧结构位置的突角现象,确保了产品的在线良率达到预期的要求,也为大批量的生成加工及运输奠定了技术基础。
实施例2
本实施例提供了一种半导体元件,包括实施例1中的晶圆100及外延层。具体地,由于晶圆100具有平直的侧边缘且上幅长小于下幅长,因此晶圆100外延层生长后能够较好地避免突角的产生。
作为较佳的实施方式,半导体元件减薄后的厚度不大于150μm。参见图2所示,较佳地,经过磨削等处理后保留晶圆100的正面,其厚度T为150μm,能够使减薄位置大概率位于平直的侧边缘5,从而避免外延层生长后的半导体元件边缘形貌过于尖锐导致碎片,也能够符合产品的规格及后续工艺要求。参见图8所示,在线良率达到了较高的水平(>97%),满足了生产工艺的要求。
本实施例中的半导体元件通过采用新的边缘倒角形貌的晶圆,避免了以往晶圆加工及运输过程中由于生长的外延层形成突角而导致的高破碎率,确保了产品的在线良率达到预期的要求,也为大批量的生成加工及运输奠定了技术基础。
实施例3
参见图9所示,本实施例具体提供了一种半导体元件处理方法。本实施例的处理方法针对实施例1中的晶圆100进行,以得到实施例2中的半导体元件。处理方法包括步骤:
S1.对晶圆进行处理;
经过处理的晶圆包括本体部和侧结构;侧结构位于本体部的两端;侧结构包括第一倒角部、第二倒角部和侧边缘;第一倒角部和本体部的第一表面连接;第二倒角部和本体部的第二表面连接;第一倒角部和第二倒角部在远离本体部的一侧的连接部形成侧边缘;侧边缘上任一点的曲率大于第一预设值;侧结构的第一幅长小于侧结构的第二幅长;第一幅长为第一倒角部在第一表面所在平面上的投影的长度;第二幅长为第二倒角部在第二表面所在平面上的投影的长度。
S2.对晶圆进行外延层生长。
S3.对经过外延层生长的晶圆进行减薄处理,以得到所述半导体元件。
本实施例中对于晶圆的形貌、结构设置原理与实施例1中相同,故不再赘述。
作为较佳的实施方式,步骤S1具体包括:切割倒角部,以使晶圆100的上幅长为180um。
具体地,参见图2,晶圆100的第一表面6为最终需要使用的正面,其对应的幅长即上幅长A1,晶圆100的第二表面7即最终将被减薄(不使用)的背面,对应的幅长即下幅长A2。
发明人发现,晶圆倒角部具有平直的侧边缘时,可以改善外延层生长带来的突角情况,但上幅长过短又容易在外延层生长中形成外延皇冠效应,导致倒角部的边缘突起(参见图6)。对于不同的上幅长A1取值,经发明人采用多种规格边抛磨削的磨具的多次分组测试,参见图7所示,最终发现采用本实施方式选取180um作为上幅长A1,相对于其他取值如55um、300um、500um,能够获得减薄后的晶圆100更低的碎片率。
作为较佳的实施方式,步骤S3具体包括:将晶圆100减薄至厚度不大于150μm,较佳地,减薄至150μm。从而能够使减薄位置能够大概率位于半导体元件平直的侧边缘,从而避免由于过于尖锐的边缘形貌导致碎片,大幅改善之前的碎片情况,满足97%的晶圆产品在线良率。
本实施例中的半导体元件处理方法通过对晶圆的侧结构形貌进行改善,使得晶圆进行外延层生长后得到的半导体元件避免了以往加工运输过程中由于外延层形成的突角导致的高破碎率,确保了产品的在线良率达到预期的要求,也为大批量的生成加工及运输奠定了技术基础。
虽然以上描述了本发明的具体实施方式,但是本领域的技术人员应当理解,这仅是举例说明,本发明的保护范围是由所附权利要求书限定的。本领域的技术人员在不背离本发明的原理和实质的前提下,可以对这些实施方式做出多种变更或修改,但这些变更和修改均落入本发明的保护范围。

Claims (9)

1.一种晶圆,其特征在于,所述晶圆包括本体部和侧结构;
所述侧结构位于所述本体部的两端;
所述侧结构包括第一倒角部、第二倒角部和侧边缘;
所述第一倒角部和所述本体部的第一表面连接;
所述第二倒角部和所述本体部的第二表面连接;
所述第一倒角部和所述第二倒角部在远离所述本体部的一侧的连接部形成所述侧边缘,所述侧边缘呈平直状;
所述侧结构的第一幅长小于所述侧结构的第二幅长;所述第一幅长为所述第一倒角部在所述第一表面所在平面上的投影的长度;
所述第二幅长为所述第二倒角部在所述第二表面所在平面上的投影的长度;
所述第一倒角部为第一倒圆上的一段圆弧;所述第二倒角部为第二倒圆上的一段圆弧;
所述第一倒圆和所述第二倒圆外切;
所述侧边缘设置于所述第一倒圆和所述第二倒圆的公切线;
所述第一倒圆的半径小于所述第二倒圆的半径。
2.如权利要求1所述的晶圆,其特征在于,所述第一幅长大于55um且小于300um。
3.如权利要求2所述的晶圆,其特征在于,所述第一幅长为180um。
4.一种半导体元件,其特征在于,所述半导体元件包括如权利要求1-3任一项所述的晶圆及形成于所述晶圆的外表面的外延层。
5.如权利要求4所述的半导体元件,其特征在于,所述半导体元件减薄后的厚度不大于150μm。
6.一种半导体元件处理方法,其特征在于,包括步骤:
对晶圆进行处理,以使所述晶圆包括本体部和位于所述本体部的两端的侧结构;其中,所述侧结构包括第一倒角部、第二倒角部和侧边缘;所述第一倒角部和所述本体部的第一表面连接;所述第二倒角部和所述本体部的第二表面连接;所述第一倒角部和所述第二倒角部在远离所述本体部的一侧的连接部形成所述侧边缘;所述侧边缘上任一点的曲率大于第一预设值;所述侧结构的第一幅长小于所述侧结构的第二幅长;所述第一幅长为所述第一倒角部在所述第一表面所在平面上的投影的长度;所述第二幅长为所述第二倒角部在所述第二表面所在平面上的投影的长度;所述第一倒角部为第一倒圆上的一段圆弧;所述第二倒角部为第二倒圆上的一段圆弧;所述第一倒圆和所述第二倒圆外切;所述侧边缘设置于所述第一倒圆和所述第二倒圆的公切线;所述第一倒圆的半径小于所述第二倒圆的半径;
对所述晶圆进行外延层生长,
对经过外延层生长的晶圆进行减薄处理,以得到所述半导体元件。
7.如权利要求6所述的半导体元件处理方法,其特征在于,所述对晶圆进行处理的步骤具体包括:
切割所述第一倒角部,以使所述第一幅长大于55um且小于300um。
8.如权利要求6所述的半导体元件处理方法,其特征在于,所述对晶圆进行处理的步骤具体包括:
切割所述第一倒角部,以使所述晶圆的上幅长为180um。
9.如权利要求6所述的半导体元件处理方法,其特征在于,所述对经过外延层生长的晶圆进行减薄处理的步骤具体包括:
将所述晶圆减薄至厚度不大于150μm。
CN202110839455.2A 2021-07-23 2021-07-23 晶圆、半导体元件及半导体元件处理方法 Active CN113809149B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110839455.2A CN113809149B (zh) 2021-07-23 2021-07-23 晶圆、半导体元件及半导体元件处理方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110839455.2A CN113809149B (zh) 2021-07-23 2021-07-23 晶圆、半导体元件及半导体元件处理方法

Publications (2)

Publication Number Publication Date
CN113809149A CN113809149A (zh) 2021-12-17
CN113809149B true CN113809149B (zh) 2023-12-12

Family

ID=78893157

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110839455.2A Active CN113809149B (zh) 2021-07-23 2021-07-23 晶圆、半导体元件及半导体元件处理方法

Country Status (1)

Country Link
CN (1) CN113809149B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021862A (en) * 1989-04-17 1991-06-04 Shin-Etsu Handotai Co., Ltd. Beveled semiconductor silicon wafer and manufacturing method thereof
JPH11207583A (ja) * 1998-01-20 1999-08-03 Oki Electric Ind Co Ltd 半導体基板の製造方法及びその製造装置
JP2004281550A (ja) * 2003-03-13 2004-10-07 Dowa Mining Co Ltd 半導体ウエハおよびその面取り加工方法
JP2006024840A (ja) * 2004-07-09 2006-01-26 Sumitomo Metal Mining Co Ltd 燐化ガリウムウェーハのベベリング方法
CN101226904A (zh) * 2008-01-24 2008-07-23 上海申和热磁电子有限公司 具有不对称边缘轮廓的硅片及其制造方法
CN110383427A (zh) * 2017-03-13 2019-10-25 信越半导体株式会社 晶圆的制造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012156246A (ja) * 2011-01-25 2012-08-16 Hitachi Cable Ltd 半導体ウェハ及び半導体デバイスウェハ
JP6210043B2 (ja) * 2014-09-26 2017-10-11 信越半導体株式会社 貼り合わせウェーハの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5021862A (en) * 1989-04-17 1991-06-04 Shin-Etsu Handotai Co., Ltd. Beveled semiconductor silicon wafer and manufacturing method thereof
JPH11207583A (ja) * 1998-01-20 1999-08-03 Oki Electric Ind Co Ltd 半導体基板の製造方法及びその製造装置
JP2004281550A (ja) * 2003-03-13 2004-10-07 Dowa Mining Co Ltd 半導体ウエハおよびその面取り加工方法
JP2006024840A (ja) * 2004-07-09 2006-01-26 Sumitomo Metal Mining Co Ltd 燐化ガリウムウェーハのベベリング方法
CN101226904A (zh) * 2008-01-24 2008-07-23 上海申和热磁电子有限公司 具有不对称边缘轮廓的硅片及其制造方法
CN110383427A (zh) * 2017-03-13 2019-10-25 信越半导体株式会社 晶圆的制造方法

Also Published As

Publication number Publication date
CN113809149A (zh) 2021-12-17

Similar Documents

Publication Publication Date Title
US10679842B2 (en) Semiconductor wafer, and method for polishing semiconductor wafer
US8796820B2 (en) Semiconductor wafer and semiconductor device wafer
JP6321111B2 (ja) 非晶質化された部分を除去することによって炭化ケイ素半導体素子を製造する方法
US7737531B2 (en) Wafer including a reinforcing flange formed upright at a periphery and method for manufacturing the same
KR102364952B1 (ko) 플라즈마 에칭 및 플라즈마 다이싱 방법
DE102016222005A1 (de) Verfahren der Fertigung einer Halbleitervorrichtung
CN113809149B (zh) 晶圆、半导体元件及半导体元件处理方法
US10919796B2 (en) Method for producing glass plate
EP3933077A1 (en) Indium phosphide substrate
CN116096681A (zh) 用于波导玻璃基板的优化的激光切割工艺
US7972963B2 (en) Polished semiconductor wafer and process for producing it
US20180062032A1 (en) Light emitting device method of manufacture
US11810804B2 (en) Method of forming dice and structure of die
US6884303B2 (en) Process of thinning and blunting semiconductor wafer edge and resulting wafer
US9721907B2 (en) Wafer edge shape for thin wafer processing
JP5466370B2 (ja) 半導体チップの製造方法
CN106796874B (zh) 半导体装置的制造方法
TW201446454A (zh) 將固體原材料製成之固體塊倒圓的方法,以及以此種方法製成的固體產品
JP2009071044A (ja) 半導体装置とその製造方法
US12065759B2 (en) Indium phosphide substrate
CN105161521B (zh) 半导体衬底及其减薄方法
US20240213397A1 (en) Wafer singulating method and led chip and light emitting module
US20230116302A1 (en) Semiconductor chip and method for manufacturing the same
JP7529712B2 (ja) ウェハ
US11626301B2 (en) Method for manufacturing semiconductor element

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant