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CN113781945A - 显示装置驱动控制电路组件以及显示装置 - Google Patents

显示装置驱动控制电路组件以及显示装置 Download PDF

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CN113781945A
CN113781945A CN202110973613.3A CN202110973613A CN113781945A CN 113781945 A CN113781945 A CN 113781945A CN 202110973613 A CN202110973613 A CN 202110973613A CN 113781945 A CN113781945 A CN 113781945A
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CN
China
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timing
time sequence
driving
frequency
control clock
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CN202110973613.3A
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刘金风
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TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
TCL China Star Optoelectronics Technology Co Ltd
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Publication date
Application filed by TCL China Star Optoelectronics Technology Co Ltd filed Critical TCL China Star Optoelectronics Technology Co Ltd
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Abstract

本申请提供一种显示装置驱动控制电路组件以及显示装置。本申请通过使第一时序控制器的第一时序控制时钟的频率以及第二时序控制器的第二时序控制时钟的频率不同，使得所述第一时序控制器以及所述第二时序控制器在运作时所产生的辐射强度大幅下降，进而大幅降低了电磁相容的强度，从而解决了现有技术显示装置的两个时序控制器具相同时钟频率的高速时钟信号带来电磁相容的问题。

Description

显示装置驱动控制电路组件以及显示装置
技术领域
本申请涉及示面板技术领域，具体涉及一种显示装置驱动控制电路组件以及显示装置。
背景技术
随着液晶显示装置(Liquid Crystal Display,LCD)高解析度高刷新率的发展，需要更高速率的传输协议，而高速率的传输信号需搭配高速的时钟信号，此会衍生严重的电磁干扰(Electromagnetic Interference,EMI)问题。现有技术的显示装置包括一显示面板、十二个连接到所述显示面板的驱动芯片(例如覆晶薄膜(Chip-on-film,COF)驱动芯片)、以及二分别连接到所述十二个驱动芯片的时序控制器(Time Controller,TCON)。当显示面板运作时，所述二时控制器传输信号给到驱动芯片，驱动芯片解码得到时钟信号。然而，所述二时序控制器的高速时钟信号以及所述十二颗驱动芯片具有相同的时钟，导致能量叠加，出现时钟频点EMI过高的问题。
因此，目前急需能够解决上述显示面板因高速时序控制器以及相同频率的驱动芯片而导致的EMC问题。
发明内容
本申请实施例提供一种显示装置驱动控制电路组件以及显示装置，以解决现有技术的显示装置的两个时序控制器具相同时钟频率的高速时钟信号以及由于多个驱动芯片具有相同的时钟，导致能量叠加，出现时钟频点电磁干扰(ElectromagneticInterference,EMI)过高的问题。
本申请实施例提供一种显示装置驱动控制电路组件，其特征在于，所述显示装置驱动控制电路组件包括：
时序控制模块，包括第一时序控制器以及第二时序控制器，其中所述第一时序控制器，用于根据第一时序控制时钟传输第一时序控制信号，所述第二时序控制器，用于根据第二时序控制时钟传输第二时序控制信号，且所述第二时序控制时钟的频率与所述第一时序控制时钟的频率不相同；
第一驱动控制模块，包括多个电连接所述第一时序控制器的第一驱动控制芯片，其中每个所述第一驱动控制芯片用于接收所述第一时序控制信号，并根据所述第一时序控制信号产生第一驱动信号，以进一步用于将所述第一驱动信号传输到显示面板，其中所述第一驱动信号内嵌有第一驱动控制时钟；以及
第二驱动控制模块，包括多个电连接所述第二时序控制器的第二驱动控制芯片，其中每个所述第二驱动控制芯片用于接收所述第二时序控制信号，并根据所述第二时序控制信号产生第二驱动信号，以进一步用于将所述第二驱动信号传输到所述显示面板，其中所述第二驱动信号内嵌有第二驱动控制时钟，且所述第二驱动控制时钟的频率与所述第一驱动控制时钟的频率不相同。
在本申请的一些实施例中，所述第一时序控制器包括：
扩频晶振倍频单元，用于提供所述第一时序控制时钟；以及
点对点传输单元，用于嵌入所述第一时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号；
其中，所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同，所述第一时序控制时钟的频率范围与所述第二时序控制时钟的频率范围没有重迭。
在本申请的一些实施例中，所述第一时序控制器的所述扩频晶振倍频单元用于依第一中心频率f1及第一展频比例值r1提供所述第一时序控制时钟，所述第一时序控制时钟的所述频率范围为f1(1-r1)至f1(1+r1)，所述第二时序控制器的所述扩频晶振倍频单元用于依第二中心频率f2及第二展频比例值r2提供所述第二时序控制时钟，所述第二时序控制时钟的所述频率范围为f2(1-r2)至f2(1+r2)。
在本申请的一些实施例中，所述第一时序控制器为主时序控制器，且所述第二时序控制器为从时序控制器，所述第二时序控制器中的所述第二时序控制时钟的所述第二中心频率f2是依据所述第一时序控制器中的所述第一时序控制时钟的所述第一中心频率f1进行偏移而设定，且符合f1>f2，及f1(1-r1)>f2(1+r2)。
在本申请的一些实施例中，所述第二时序控制时钟的所述第二中心频率f2与所述第一时序控制时钟的所述第一中心频率f1的频率差(f1-f2)/f1为2％至10％。
在另一方面，本申请实施例提供一种显示装置，包括：
显示面板，包括多个像素单元；以及
显示装置驱动控制电路组件，连接所述显示面板，且包括：
时序控制模块，包括第一时序控制器以及第二时序控制器，其中所述第一时序控制器，用于根据第一时序控制时钟传输第一时序控制信号，所述第二时序控制器，用于根据第二时序控制时钟传输第二时序控制信号，且所述第二时序控制时钟的频率与所述第一时序控制时钟的频率不相同；
第一驱动控制模块，包括多个电连接所述第一时序控制器的第一驱动控制芯片，其中每个所述第一驱动控制芯片用于接收所述第一时序控制信号，并根据所述第一时序控制信号产生第一驱动信号，以进一步用于将所述第一驱动信号传输到显示面板，其中所述第一驱动信号内嵌有第一驱动控制时钟；以及
第二驱动控制模块，包括多个电连接所述第二时序控制器的第二驱动控制芯片，其中每个所述第二驱动控制芯片用于接收所述第二时序控制信号，并根据所述第二时序控制信号产生第二驱动信号，以进一步用于将所述第二驱动信号传输到所述显示面板，其中所述第二驱动信号内嵌有第二驱动控制时钟，且所述第二驱动控制时钟的频率与所述第一驱动控制时钟的频率不相同；
其中，所述第一时序控制器以及所述第一驱动控制模块用于驱动所述多个像素单元的一部份，且所述第二时序控制器以及所述第二驱动控制模块用于驱动所述多个像素单元的其余部份。
在本申请的一些实施例中，所述第一时序控制器包括：
扩频晶振倍频单元，用于提供所述第一时序控制时钟；以及
点对点传输单元，用于嵌入所述时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号；
其中，所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同，所述第一时序控制时钟的频率范围与所述第二时序控制时钟的频率范围没有重迭。
在本申请的一些实施例中，所述第一时序控制器的所述扩频晶振倍频单元用于依第一中心频率f1及第一展频比例值r1提供所述第一时序控制时钟，所述第一时序控制时钟的所述频率范围为f1(1-r1)至f1(1+r1)，所述第二时序控制器的所述扩频晶振倍频单元用于依第二中心频率f2及第二展频比例值r2提供所述第二时序控制时钟，所述第二时序控制时钟的所述频率范围为f2(1-r2)至f2(1+r2)。
在本申请的一些实施例中，所述第一时序控制器为主时序控制器，且所述第二时序控制器为从时序控制器，所述第二时序控制器中的所述第二时序控制时钟的所述第二中心频率f2是依据所述第一时序控制器中的所述第一时序控制时钟的所述第一中心f1频率进行偏移而设定，且符合f1>f2，及f1(1-r1)>f2(1+r2)。
在本申请的一些实施例中，所述第二芯片时钟的所述频率与所述第一芯片时钟的所述频率的频率差为2％至10％。
本申请至少具有下列优点：
本申请提供的所述显示装置驱动控制电路组件以及所述显示装置，通过使第一时序控制器的第一时序控制时钟的频率以及第二时序控制器的第二时序控制时钟的频率不同，使得辐射强度相较于现有技术显示装置而言大幅下降，进而大幅降低了电磁干扰的强度，从而解决了现有技术显示装置的多个驱动芯片具有相同时钟频率而导致电磁干扰过高的问题。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请实施例提供的显示装置的平面示意图，其中所述显示装置包括显示面板以及显示装置驱动控制电路组件；
图2是本申请实施例提供的显示装置驱动控制电路组件的时序控制模块的架构示意图；
图3是本申请实施例提供的显示装置驱动控制电路组件的第一驱动控制模块以及第二驱动控制模块的架构示意图；以及
图4是本申请实施例提供的显示装置驱动控制电路组件的第一驱动控制芯片以及第二驱动控制芯片运行时的频率以及辐射强度图表。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属本申请保护的范围。
请参照图1，本申请实施例提供一种显示装置1驱动控制电路组件，包括：时序控制模块T、第一驱动控制模块C1、以及第二驱动控制模块C2。
请参照图2，所述时序控制模块T包括第一时序控制器T1以及第二时序控制器T2，其中所述第一时序控制器T1，用于根据第一时序控制时钟传输第一时序控制信号，所述第二时序控制器T2，用于根据第二时序控制时钟传输第二时序控制信号，且所述第二时序控制时钟的频率与所述第一时序控制时钟的频率不相同。
具体的，所述第一时序控制器包括：扩频晶振倍频单元SSC，用于提供所述第一时序控制时钟；以及点对点传输单元P2P，用于嵌入所述第一时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号；
其中，所述第二时序控制器T2的组成单元与所述第一时序控制器T1的组成单元相同，所述第一时序控制时钟的频率范围与所述第二时序控制时钟的频率范围没有重迭。
所述第一时序控制器T1的所述扩频晶振倍频单元SSC用于依第一中心频率f1及第一展频比例值r1提供所述第一时序控制时钟，所述第一时序控制时钟的所述频率范围为f1(1-r1)至f1(1+r1)，所述第二时序控制器T2的所述扩频晶振倍频单元SSC用于依第二中心频率f2及第二展频比例值r2提供所述第二时序控制时钟，所述第二时序控制时钟的所述频率范围为f2(1-r2)至f2(1+r2)。
例如，所述第一时序控制时钟的第一中心频率f1为640MHz，而所述第二时序控制时钟的第二中心频率f2为610MHz，所述第一时序控制时钟以及所述第二时序控制时钟的频率是分别透过修改所述时序控制模块T中的时钟寄存器TR而获得。
所述第一时序控制器T1为主时序控制器，且所述第二时序控制器T2为从时序控制器，所述第二时序控制器T2中的所述第二时序控制时钟的所述第二中心频率f2是依据所述第一时序控制器T1中的所述第一时序控制时钟的所述第一中心频率f1进行偏移而设定，且符合f1>f2，及f1(1-r1)>f2(1+r2)。
例如，第一展频比例值r1为1％，第二展频比例值r2为1％，所述第一时序控制时钟的第一中心频率f1为640MHz，而所述第二时序控制时钟的第二中心频率f2为610MHz，符合640MHz>610MHz。而
f1(1-r1)＝640(1-0.01)＝633.6，且f2(1+r2)＝610(1+0.01)＝616.1，所以633.6>616.1，亦符合f1(1-r1)>f2(1+r2)。
上述设计使得展频后的第一时序控制时钟的所述频率范围与第二时序控制时钟的所述频率范围不致于重迭，不会造成讯号强度的迭加而导致电磁干扰过高的问题。
所述第二时序控制时钟的所述第二中心频率f2与所述第一时序控制时钟的所述第一中心频率f1的频率差(f1-f2)/f1为2％至10％。
例如，所述第一时序控制时钟的第一中心频率f1为640MHz，而所述第二时序控制时钟的第二中心频率f2为610MHz，频率差(f1-f2)/f1为(640-610)/640＝4.68％，落在2％至10％。
由于频率差太小会导致频率范围重迭而导致电磁干扰过高的问题，频率差太大则会导致显示屏分屏异常，因此选取频率差较佳为2％至10％。
请参照图3，所述第一驱动控制模块C1包括多个电连接所述第一时序控制器T1的第一驱动控制芯片C11-C16，其中每个第一驱动控制芯片C11-C16用于分别接收不同的所述第一时序控制信号，并根所述第一时序控制信号产生第一驱动信号，以进一步用于将所述第一驱动信号传输到显示面板10，其中所述第一驱动信号内嵌有第一驱动控制时钟。详细而言，所述第一驱动控制芯片C11-C16可为覆晶薄膜(Chip-on-film,COF)驱动芯片。
所述第二驱动控制模块C2包括多个电连接所述第二时序控制器T2的第二驱动控制芯片C21-C26，其中每个第二驱动控制芯片C21-C26用于接收所述第二时序控制信号，并根据所述第二时序控制信号产生第二驱动信号，以进一步用于将所述第二驱动信号传输到所述显示面板10，其中所述第一驱动信号内嵌有第一驱动控制时钟，且所述第二驱动控制时钟的频率与所述第一驱动控制时钟的频率不相同。例如，所述第一驱动控制时钟为图3中标示频率0.27MHz(以分屏帧频120Hz，解析度4740*2250的面板为例，在一帧中，每条数据线上有2250条扫描线要完成扫描，因此每条数据线上的讯号频率至少需要2250*120＝0.27MHz，由于每个驱动控制芯片是以平行讯号的方式提供数据资料，因此，在驱动控制芯片内的工作频率不需升高，亦维持在0.27MHz即可)。所述第二驱动控制时钟为图3中标示频率0.26MHz(以分屏帧频114Hz，解析度4740*2250的面板为例)。详细而言，所述第二驱动控制芯片C21-C26可为覆晶薄膜(Chip-on-film,COF)驱动芯片。
在本申请的一些实施例中，所述时序控制模块T包括处理器单元P，所述处理器单元P电连接所述第一时序控制器T1以及所述第二时序控制器T2，且用于传输差分信号到所述第一时序控制器T1以及所述第二时序控制器T2。所述第一时序控制器T1以及所述第二时序控制器T2的每个包括：扩频晶振倍频单元SSC、差分信号接收单元VB、演算法单元AL、时序生成单元TG、以及点对点传输单元P2P。
所述扩频晶振倍频单元SSC用于提供所述第一时序控制时钟。
所述差分信号接收单元VB用于接收来自于处理器单元P的差分信号。
所述视频撷取单元VI连接所述差分信号接收单元VB，且用于获取所述差分信号中的视频数据。
所述演算法单元AL连接所述视频撷取单元VI，且用于处理所述视频数据。
所述时序生成单元TG连接所述演算法单元AL，且用于生成控制时序，即是生成面板行列扫描时序。
所述点对点传输单元P2P连接所述时序生成单元TG，用于嵌入所述第一时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号第二时序控制信号，其中所述第一时序控制时钟由第一时序控制器中的晶振倍频单元所产生。
所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同。所述第一时序控制器T1的点对点传输单元P2P依据所述扩频晶振倍频单元SSC展频后的频率范围，分别提供不同频率的第一时序控制信号至不同的所述第一驱动控制芯片C11-C16。所述第二时序控制器T2的点对点传输单元P2P依据所述扩频晶振倍频单元SSC展频后的频率范围，分别提供不同频率的第二时序控制信号至不同的所述第二驱动控制芯片C21-C26。例如，以所述第一时序控制器T1为例，所述第一时序控制时钟的第一中心频率f1为640MHz，平行提供给6个所述第一驱动控制芯片C11-C16，每个第一驱动控制芯片的总线仅需工作在640MHz/6＝106.67MHz。一般，所述点对点传输单元P2P会针对每个第一驱动控制芯片分别提供红、蓝、绿三条讯号线。
在本申请的一些实施例中，所述第一驱动控制芯片C11-C16包括：数据回复单元RC、数字逻辑寄存器传输单元DRT、缓冲单元BU、以及数据总线单元DB。
所述数据回复单元RC用于接收并处理所述第一时序控制器T1的所述点对点传输单元P2P所发出的所述第一时序控制信号，将所述第一时序控制信号由序列式讯号转换成平行讯号以得到内部数据信号。具体的，以分屏帧频120Hz，解析度4740*2250的面板为例。总共有红蓝绿三色共3*4740条数据线，平均分到12个驱动控制芯片(6个第一驱动控制芯片及6个第二驱动控制芯片)，每个驱动控制芯片中需提供3*4740/12＝1185个通道以对应数据线。以灰阶256阶为例，每色的数据需要8个位元，加一位元保留位元，共9位元，一个驱动控制芯片所需的资料处理速度高达1185*2250*120*9＝2880Mbps。而一个资料单位为9位元的元件，其工作频率为2280/9＝320MHz。如此会产生严重的电磁辐射。所述点对点传输单元P2P针对每个第一驱动控制芯片分别提供红、蓝、绿三条讯号线则可使工作频率降至320/3＝106.67MHz。
依前述，以第一中心频率f1为640MHz为例，每个第一驱动控制芯片的总线工作在640MHz/6＝106.67MHz，所述数据回复单元RC为了接收所述第一时序控制信号，亦需工作在106.67MHz。然而在所述数据回复单元RC将所述第一时序控制信号由序列式讯号转换成平行讯号以得到内部数据信号后，以红蓝绿三色中每色的讯号线各别处理序列讯号转平行讯号而言，后续的平行讯号仅需工作在106.67/(1185/3)MHz＝0.27MHz。
所述数字逻辑寄存器传输单元DRT连接所述数据回复单元RC，且用于接收并处理所述内部数据信号并生成第一驱动控制时钟。
具体的，所述数字逻辑寄存器传输单元DRT包括移位寄存器，取样锁闩，保持锁闩，数字模拟转换器等用于转换所述内部数据信号为所述第一驱动信号或所述第二驱动信号。
所述缓冲单元BU连接所述数字逻辑寄存器传输单元DRT，且用于缓冲输出输入阻抗并提供稳定的所述第一驱动信号。
所述数据总线单元DB连接所述缓冲单元BU，并用于将所述第一驱动信号传输到所述显示面板10。具体的，以解析度4740*2250的面板为例。总共有红蓝绿三色共3*4740条数据线，平均分到12个驱动控制芯片(6个第一驱动控制芯片及6个第二驱动控制芯片)，每个驱动控制芯片的所述数据总线单元DB中需提供3*4740/12＝1185条数据线。
所述第二驱动控制芯片的组成单元与所述第一驱动控制芯片的组成单元相同。
请参照图4，图4是本申请实施例提供的显示装置1驱动控制电路组件的第一驱动控制芯片C11-C16以及第二驱动控制芯片C21-C26运行时的频率以及辐射强度图表，其中所述第一驱动控制芯片C11-C16的所述数据回复单元RC的工作频率，即序列周边介面时钟数据回复时钟(Configurable Serial Periphery Interface(CSPI)Clock-data recovery)，其频率例如为160Mhz，所述第二驱动控制芯片C21-C26的所述数据回复单元RC的工作频率，即序列周边介面时钟数据回复时钟，其频率例如为152.5Mhz。所述第一驱动控制模块C1以及第二驱动控制模块C2以不同时钟频率运行，导致辐射强度相较于现有技术的驱动控制芯片下降达3dB。
请参照图1，在另一方面，本申请提供一种显示装置1包括：显示面板10以及上述实施例中的显示装置驱动控制电路组件。
所述显示面板10包括多个像素单元。
请参照图2及图3，所述显示装置驱动控制电路组件连接所述显示面板10，所述第一时序控制器T1以及所述第一驱动控制模块C1用于以分屏驱动的方式驱动所述多个像素单元的一部份，例如所述显示面板10的显示区中的左半边的多个像素单元，且所述第二时序控制器T2以及所述第二驱动控制模块C2用于驱动所述多个像素单元的其余部份，例如所述显示面板10的显示区中的右半边的多个像素单元。
在本申请的一些实施例中，所述时序控制模块T包括处理器单元P，所述处理器单元P电连接所述第一时序控制器T1以及所述第二时序控制器T2，且用于传输差分信号到所述第一时序控制器T1以及所述第二时序控制器T2。所述第一时序控制器T1包括：扩频晶振倍频单元SSC、差分信号接收单元VB、演算法单元AL、时序生成单元TG、以及点对点传输单元P2P。
所述扩频晶振倍频单元SSC用于提供所述第一时序控制时钟。
所述差分信号接收单元VB用于接收来自于处理器单元的差分信号。
所述视频撷取单元VI连接所述差分信号接收单元VB，且用于将所述差分信号转为视频数据。
所述演算法单元AL连接所述视频撷取单元VI，且用于处理所述视频数据。
所述时序生成单元TG连接所述演算法单元AL，且用于生成所述第一时序控制时钟。
所述点对点传输单元P2P连接所述时序生成单元TG，且用于传输所述第一时序控制信号或所述第二时序控制信号。
所述第二时序控制器T2的组成单元与所述第一时序控制器T1的组成单元相同。
所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同。所述第一时序控制器T1的点对点传输单元P2P依据所述扩频晶振倍频单元SSC展频后的频率范围，分别提供不同频率的第一时序控制信号至不同的所述第一驱动控制芯片C11-C16。所述第二时序控制器T2的点对点传输单元P2P依据所述扩频晶振倍频单元SSC展频后的频率范围，分别提供不同频率的第二时序控制信号至不同的所述第二驱动控制芯片C21-C26。例如，以所述第一时序控制器T1为例，所述第一时序控制时钟的第一中心频率f1为640MHz，平行提供给6个所述第一驱动控制芯片C11-C16，每个第一驱动控制芯片的总线仅需工作在640MHz/6＝106.67MHz。一般，所述点对点传输单元P2P会针对每个第一驱动控制芯片分别提供红、蓝、绿三条讯号线。
在本申请的一些实施例中，所述第一驱动控制芯片C11-C16包括：数据回复单元RC、数字逻辑寄存器传输单元DRT、缓冲单元BU、以及数据总线单元DB。
所述数据回复单元RC用于接收并处理所述第一时序控制器T1的所述点对点传输单元P2P所发出的所述第一时序控制信号，将所述第一时序控制信号由序列式讯号转换成平行讯号以得到内部数据信号。具体的，以分屏帧频120Hz，解析度4740*2250的面板为例。总共有红蓝绿三色共3*4740条数据线，平均分到12个驱动控制芯片(6个第一驱动控制芯片及6个第二驱动控制芯片)，每个驱动控制芯片中需提供3*4740/12＝1185个通道以对应数据线。以灰阶256阶为例，每色的数据需要8个位元，加一位元保留位元，共9位元，一个驱动控制芯片所需的资料处理速度高达1185*2250*120*9＝2880Mbps。而一个资料单位为9位元的元件，其工作频率为2280/9＝320MHz。如此会产生严重的电磁辐射。所述点对点传输单元P2P针对每个第一驱动控制芯片分别提供红、蓝、绿三条讯号线则可使工作频率降至320/3＝106.67MHz。
依前述，以第一中心频率f1为640MHz为例，每个第一驱动控制芯片的总线工作在640MHz/6＝106.67MHz，所述数据回复单元RC为了接收所述第一时序控制信号，亦需工作在106.67MHz。然而在所述数据回复单元RC将所述第一时序控制信号由序列式讯号转换成平行讯号以得到内部数据信号后，以红蓝绿三色中每色的讯号线各别处理序列讯号转平行讯号而言，后续的平行讯号仅需工作在106.67/(1185/3)MHz＝0.27MHz。
所述数字逻辑寄存器传输单元DRT，连接所述数据回复单元RC，且用于接收并处理所述内部数据信号并生成第一驱动控制时钟。
具体的，所述数字逻辑寄存器传输单元DRT包括移位寄存器，取样锁闩，保持锁闩，数字模拟转换器等用于转换所述内部数据信号为所述第一驱动信号或所述第二驱动信号。
所述缓冲单元BU连接所述数字逻辑寄存器传输单元DRT，且用于缓冲输出输入阻抗并提供稳定的所述第一驱动信号。
所述数据总线单元DB连接所述缓冲单元BU，并用于将所述第一驱动信号传输到所述显示面板10。具体的，以解析度4740*2250的面板为例。总共有红蓝绿三色共3*4740条数据线，平均分到12个驱动控制芯片(6个第一驱动控制芯片及6个第二驱动控制芯片)，每个驱动控制芯片的所述数据总线单元DB中需提供3*4740/12＝1185条数据线。
所述数据总线单元DB连接所述缓冲单元BU，用于转换所述内部数据信号为所述第一驱动信号或所述第二驱动信号，并用于将所述第一驱动信号或所述第二驱动信号传输到所述显示面板10。
所述第二驱动控制芯片C21-C26的组成单元与所述第一驱动控制芯片C11-C16的组成单元相同。
本申请至少具有下列优点：
本申请提供的所述显示装置1驱动控制电路组件以及所述显示装置1，通过使第一时序控制器T1的第一时序控制时钟的频率以及第二时序控制器T2的第二时序控制时钟的频率不同，运作时所产生的辐射强度相较于现有技术显示装置而言大幅下降，进而大幅降低了电磁干扰的强度，从而解决了现有技术显示装置1的多个驱动芯片具有相同时钟频率而导致电磁干扰过高的问题。
以上对本申请实施例所提供的显示装置驱动控制电路组件以及显示装置进行了详细介绍。
本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (10)

1.一种显示装置驱动控制电路组件，其特征在于，所述显示装置驱动控制电路组件包括：
时序控制模块，包括第一时序控制器以及第二时序控制器，其中所述第一时序控制器，用于根据第一时序控制时钟传输第一时序控制信号，所述第二时序控制器，用于根据第二时序控制时钟传输第二时序控制信号，且所述第二时序控制时钟的频率与所述第一时序控制时钟的频率不相同；
第一驱动控制模块，包括多个电连接所述第一时序控制器的第一驱动控制芯片，其中每个所述第一驱动控制芯片用于接收所述第一时序控制信号，并根据所述第一时序控制信号产生第一驱动信号，以进一步用于将所述第一驱动信号传输到显示面板，其中所述第一驱动信号内嵌有第一驱动控制时钟；以及
第二驱动控制模块，包括多个电连接所述第二时序控制器的第二驱动控制芯片，其中每个所述第二驱动控制芯片用于接收所述第二时序控制信号，并根据所述第二时序控制信号产生第二驱动信号，以进一步用于将所述第二驱动信号传输到所述显示面板，其中所述第二驱动信号内嵌有第二驱动控制时钟，且所述第二驱动控制时钟的频率与所述第一驱动控制时钟的频率不相同。
2.根据权利要求1所述的显示装置驱动控制电路组件，其特征在于：
所述第一时序控制器包括：
扩频晶振倍频单元，用于提供所述第一时序控制时钟；以及
点对点传输单元，用于嵌入所述第一时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号；
其中，所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同，所述第一时序控制时钟的频率范围与所述第二时序控制时钟的频率范围没有重迭。
3.根据权利要求2所述的显示装置驱动控制电路组件，其特征在于：
所述第一时序控制器的所述扩频晶振倍频单元用于依第一中心频率f1及第一展频比例值r1提供所述第一时序控制时钟，所述第一时序控制时钟的所述频率范围为f1(1-r1)至f1(1+r1)，所述第二时序控制器的所述扩频晶振倍频单元用于依第二中心频率f2及第二展频比例值r2提供所述第二时序控制时钟，所述第二时序控制时钟的所述频率范围为f2(1-r2)至f2(1+r2)。
4.根据权利要求3所述的显示装置驱动控制电路组件，其特征在于：所述第一时序控制器为主时序控制器，且所述第二时序控制器为从时序控制器，所述第二时序控制器中的所述第二时序控制时钟的所述第二中心频率f2是依据所述第一时序控制器中的所述第一时序控制时钟的所述第一中心频率f1进行偏移而设定，且符合f1>f2，及f1(1-r1)>f2(1+r2)。
5.根据权利要求1所述的显示装置驱动控制电路组件，其特征在于：所述第二时序控制时钟的所述第二中心频率f2与所述第一时序控制时钟的所述第一中心频率f1的频率差(f1-f2)/f1为2％至10％。
6.一种显示装置，其特征在于，所述显示装置包括：
显示面板，包括多个像素单元；以及
显示装置驱动控制电路组件，连接所述显示面板，且包括：
时序控制模块，包括第一时序控制器以及第二时序控制器，其中所述第一时序控制器，用于根据第一时序控制时钟传输第一时序控制信号，所述第二时序控制器，用于根据第二时序控制时钟传输第二时序控制信号，且所述第二时序控制时钟的频率与所述第一时序控制时钟的频率不相同；
第一驱动控制模块，包括多个电连接所述第一时序控制器的第一驱动控制芯片，其中每个所述第一驱动控制芯片用于接收所述第一时序控制信号，并根据所述第一时序控制信号产生第一驱动信号，以进一步用于将所述第一驱动信号传输到显示面板，其中所述第一驱动信号内嵌有第一驱动控制时钟；以及
第二驱动控制模块，包括多个电连接所述第二时序控制器的第二驱动控制芯片，其中每个所述第二驱动控制芯片用于接收所述第二时序控制信号，并根据所述第二时序控制信号产生第二驱动信号，以进一步用于将所述第二驱动信号传输到所述显示面板，其中所述第二驱动信号内嵌有第二驱动控制时钟，且所述第二驱动控制时钟的频率与所述第一驱动控制时钟的频率不相同；
其中，所述第一时序控制器以及所述第一驱动控制模块用于驱动所述多个像素单元的一部份，且所述第二时序控制器以及所述第二驱动控制模块用于驱动所述多个像素单元的其余部份。
7.根据权利要求6所述的显示装置，其特征在于：
所述第一时序控制器包括：
扩频晶振倍频单元，用于提供所述第一时序控制时钟；以及
点对点传输单元，用于嵌入所述时序控制时钟于所述第一时序控制信号中，并且传输所述第一时序控制信号；
其中，所述第二时序控制器的组成单元与所述第一时序控制器的组成单元相同，所述第一时序控制时钟的频率范围与所述第二时序控制时钟的频率范围没有重迭。
8.根据权利要求7所述的显示装置，其特征在于：
所述第一时序控制器的所述扩频晶振倍频单元用于依第一中心频率f1及第一展频比例值r1提供所述第一时序控制时钟，所述第一时序控制时钟的所述频率范围为f1(1-r1)至f1(1+r1)，所述第二时序控制器的所述扩频晶振倍频单元用于依第二中心频率f2及第二展频比例值r2提供所述第二时序控制时钟，所述第二时序控制时钟的所述频率范围为f2(1-r2)至f2(1+r2)。
9.根据权利要求8所述的显示装置，其特征在于：所述第一时序控制器为主时序控制器，且所述第二时序控制器为从时序控制器，所述第二时序控制器中的所述第二时序控制时钟的所述第二中心频率f2是依据所述第一时序控制器中的所述第一时序控制时钟的所述第一中心f1频率进行偏移而设定，且符合f1>f2，及f1(1-r1)>f2(1+r2)。
10.根据权利要求6所述的显示装置，其特征在于：所述第二芯片时钟的所述频率与所述第一芯片时钟的所述频率的频率差为2％至10％。
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