CN113691249A - 工作周期校正电路及其方法 - Google Patents

Abstract

一种工作周期校正电路及一种工作周期校正方法。该方法通过接收为逻辑信号的第一电压来执行。使用具有第一上拉(pull‑up)电阻值及第一下拉(pull‑down)电阻值的第一反相缓冲器将第一电压转换为第二电压，使用具有第二上拉电阻值及第二下拉电阻值的第二反相缓冲器将第二电压转换为第三电压，其中，第一上拉电阻值、第一下拉电阻值、第二上拉电阻值、第二下拉电阻值皆为可调，第一上拉电阻值与第一下拉电阻值之间的差值近似等于第二下拉电阻值与第二上拉电阻值之间差值。

Description

工作周期校正电路及其方法

技术领域

本公开为一种工作周期校正，特别是一种用于有效减少闪烁及电源供应噪声的工作周期校正电路及其方法。

背景技术

许多现代电子电路需要精确的时钟才能正常运行。时钟是一种电压信号，它在低电压准位和高电压准位之间周期性地来回切换。电压信号保持高电压准位的时间百分比称为工作周期(duty cycle)。许多电路需要特定的时钟工作周期以提供最佳效能。例如，在同时使用时钟的上升缘(rising edge)及下降缘(falling edge)的多相时钟系统中，通常需要50％的工作周期。然而，时钟的实际工作周期可能会偏离期望值。工作周期校正电路通常用于使时钟具有近似所期望的工作周期。

如图1A所示，现有技术的工作周期校正电路依赖于使用反相器110，反相器110包含PMOS(P通道金属氧化物半导体)晶体管111及NMOS(N通道金属氧化物半导体)晶体管112，作为设置以接收输入时钟及输出输出时钟的时钟缓冲器。在一实施例中，“V_DD定义为电源供应节点，并且“V_SS”定义为接地节点。输入时钟的高至低转换会导致输出时钟的低至高转换，其延迟取决于PMOS晶体管111提供的上拉强度，当输入时钟的低至高转换导致输出时钟的高至低转换，其延迟取决于NMOS晶体管112提供的下拉强度。当上拉强度和下拉强度相等时，相对应转换的延迟没有差异，并且输出时钟的工作周期近似为输入时钟的工作周期的互补。例如，如果输入时钟的工作周期为45％，则输出时钟的工作周期将为55％。当上拉强度大于(小于)下拉强度时，输出时钟从高至低的转换要比低至高的转换更快(更慢)，从而导致输出时钟在高电压准位上停留的时间更长(更短)，因此工作周期更大(更小)。因此，调整反相器的上拉和下拉之间的相对强度可以调整输出时钟的工作周期。MOS晶体管的强度取决于所述MOS晶体管的宽长比。PMOS晶体管111(NMOS晶体管112)较高的宽长比使得PMOS晶体管111(NMOS晶体管112)提供的上拉(下拉)强度更大(更小)。通过调整PMOS晶体管111(NMOS晶体管112)的宽度，可以调整上拉(下拉)的强度，从而调整输出时钟的工作周期。

使用反相器110作为时钟缓冲器并调整其中的MOS晶体管的宽度以调整工作周期的缺点在于，MOS晶体管是主要的噪声贡献者。尤其是，MOS晶体管会产生一种称为“闪烁噪声”的低频噪声，这在许多应用中都为有害的。此外，反相器110对电源供应节点V_DD或接地节点V_SS中的噪声敏感。电源供应节点V_DD或接地节点V_SS上的任何噪声都可调制输出时钟的工作周期。

Boerstler等人在美国专利7,913,199中公开了一种工作周期校正电路，所述电路依靠使用与电阻器串联连接的PMOS(NMOS)晶体管来决定上拉(下拉)的强度，并通过调整电阻器的电阻值来调整输出时钟的工作周期。如图1B所示，工作周期校正电路120包含PMOS晶体管121、NMOS晶体管122、第一电阻器123及第二电阻器124。PMOS晶体管121与第一电阻器123共同决定输出时钟的上拉强度，而NMOS晶体管122和第二电阻器124共同决定输出时钟的下拉强度。可通过调整第一电阻器123或第二电阻器124中的一者的电阻值并由此调整上拉相对于下拉的相对强度以调整输出时钟的工作周期。然而，Boerstler等人的主要目标是减少PVT(执行、电压、温度)的变化，同时不考虑噪声的影响。因此，Boerstler等人教导了选择第一(第二)电阻器123(124)的电阻值小于PMOS晶体管121(NMOS晶体管122)的电阻值的十分之一，如此，通过PMOS晶体管121(NMOS晶体管122)产生的噪声大于通过第一(第二)电阻器123(124)产生的噪声，并且没有解决通过PMOS晶体管121或NMOS晶体管122产生的闪烁噪声的问题，除此之外，并未考虑电源供应节点V_DD或接地节点V_SS处的噪声会调制输出时钟的工作周期。

所期望的是一种工作周期校正电路，其可以有效地减轻闪烁噪声及电源供应或接地的噪声。

发明内容

在一些实施例中，一种电路包含：第一反相缓冲器，设置以自第一节点接收第一电压并将第二电压输出至第二节点；以及第二反相缓冲器，设置以自第二节点接收第二电压并将第三电压输出至第三节点，其中，第一反相缓冲器包含通过第一数位字(digitalword，数字字)控制的第一P型可调电阻器，第一PMOS(P通道金属氧化物半导体)晶体管设置以在第一电压自高至低转换时，通过第一P型可调电阻器向第二节点注入第一上拉电流，通过第二数位字控制第一N型可调电阻器，及第一NMOS(N通道金属氧化物半导体)晶体管设置以在第一电压自低至高转换时，自第二节点通过第一N型可调电阻器汲取第一下拉电流。第二反相缓冲器包含第二P型可调电阻器，第二P型可调电阻器通过与第二数位字互补的第三数位字控制，第二PMOS晶体管设置以在第二电压自高至低转换时，通过第二P型可调电阻器将第二上拉电流注入至第三节点，第二N型可调电阻器通过与第一数位字互补的第四数位字控制，第二NMOS晶体管设置以在第二电压自低至高转换时，自第三节点通过第二N型可调电阻器汲取第二下拉电流。

在一些实施例中，一种电路包含：第一反相缓冲器，设置以将第一节点处的作为逻辑信号的第一电压转换为第二节点处的第二电压；第二反相缓冲器，设置以将第二节点的第二电压转换为第三节点的第三电压，其中，第一反相缓冲器包含具有第一上拉电阻值的第一上拉电路，第一上拉电路设置以在所第一电压自高至低转换时上拉第二电压，以及具有第一下拉电阻值的第一下拉电路，第一下拉电路设置以在第一电压自低至高转换时下拉第二电压；第二反相缓冲器包含具有第二上拉电阻值的第二上拉电路，设置以在第二电压自高至低转换时上拉第三电压，及具有第二下拉电阻值的第二下拉电路，设置以在第二电压自低至高转换时下拉第三电压；第一上拉电阻值与第一下拉电阻值之间的差值近似等于第二下拉电阻值与第二上拉电阻值之间的差值。

在一些实施例中，一种方法包含接收为逻辑信号的第一电压；使用具有第一上拉电阻值及第一下拉电阻值的第一反相缓冲器将第一电压转换为第二电压；使用具有第二上拉电阻值及第二下拉电阻值的第二反相缓冲器将第二电压转换为第三电压，其中，第一上拉电阻值、第一下拉电阻值、第二上拉电阻值、第二下拉电阻值皆为可调的，且第一上拉电阻值与第一下拉电阻值之间的差值近似等于第二下拉电阻值与第二上拉电阻值之间的差值。

在一些实施例中，一种方法包含自第一节点接收第一电压，其中，第一电压为周期性地在低电压准位与高电压准位之间来回切换的逻辑信号；在第一电压自高至低转换时，通过经由第一数位字控制的第一P型可调电阻器，使用第一PMOS晶体管向第二节点注入第一上拉电流，从而在第二节点上拉第二电压；在第一电压自低至高转换时，通过经由第二数位字控制的第一N型可调电阻器，使用第一NMOS晶体管向第二节点注入第一下拉电流，从而在第二节点下拉第二电压；在第二电压自高至低转换时，通过经由与第二数位字互补的第三数位字控制的第二P型可调电阻器，使用第二PMOS晶体管向第二节点注入第二上拉电流，从而在第三节点上拉第三电压；在第二电压自低至高转换时，通过经由与第三数位字互补的第四数位字控制的第二N型可调电阻器，使用第二NMOS晶体管向第二节点注入第二下拉电流，从而在第三节点下拉第三电压。

附图说明

图1A示出了反相器的示意图。

图1B示出了现有技术的工作周期校正电路的示意图。

图2为根据本公开的工作周期校正电路的一实施例的示意图。

图3为根据本公开的P型可调电阻器的一实施例的示意图。

图4为根据本公开的N型可调电阻器的一实施例的示意图。

图5为根据本公开的方法的一实施例的流程图。

符号说明

110：反相器

111：PMOS晶体管

112：NMOS晶体管

120：工作周期校正电路

121：PMOS晶体管

122：NMOS晶体管

123：第一电阻器

124：第二电阻器

200：工作周期校正电路

300：P型可调电阻器

311：PMOS晶体管

312：PMOS晶体管

313：PMOS晶体管

321：电阻器

322：电阻器

323：电阻器

400：N型可调电阻器

411：NMOS晶体管

412：NMOS晶体管

413：NMOS晶体管

421：电阻器

422：电阻器

423：电阻器

500：流程图

510：步骤

520：步骤

530：步骤

540：步骤

550：步骤

PU1：第一上拉电路

PU2：第二上拉电路

PD1：第一下拉电路

PD2：第二下拉电路

MP1：第一PMOS晶体管(PMOS晶体管)

MP2：第二PMOS晶体管(PMOS晶体管)

MN1：第一NMOS晶体管(NMOS晶体管)

MN2：第二NMOS晶体管(NMOS晶体管)

RP1：第一P型可调电阻器(P型可调电阻器)

RP2：第二P型可调电阻器(P型可调电阻器)

RN1：第一N型可调电阻器(N型可调电阻器)

RN2：第二N型可调电阻器(N型可调电阻器)

INV1：第一反相缓冲器

INV2：第二反相缓冲器

N1：第一节点(节点)

N2：第二节点(节点)

N3：第三节点(节点)

W₁：第一数位字(数位字)

W₂：第二数位字(数位字)

W₃：第三数位字(数位字)

W₄：第四数位字(数位字)

W₁[0]：逻辑信号

W₁[1]：逻辑信号

W₁[2]：逻辑信号

W₂[0]：逻辑信号

W₂[1]：逻辑信号

W₂[2]：逻辑信号

V_DD：电源供应节点(电压准位)

V_SS：接地节点(电压准位)

V₁：第一电压

V₂：第二电压

V₃：第三电压

I_U1：第一上拉电流(电流)

I_U2：第二上拉电流(电流)

I_D1：第一下拉电流(电流)

I_D2：第二下拉电流(电流)

具体实施方式

本公开为一种工作周期校正。尽管说明书描述数个本公开的具体示范实施例，其涉及本公开的一实施例实施时的优选模式，但是应该理解，本公开的一实施例可通过多种方式来实现，并不限于下面描述的特定实施范例或特定方式，且特定实施范例或方式具有被实施的任何特征。在其他情况下，众所周知的细节不会被显示或描述，以避免模糊本公开的一实施例的特征。

本领域的技术人员应理解与本公开的一实施例中使用与微电子相关的术语和基本概念，例如，“电压”、“电流”、“信号”、“功率”、“互补金属氧化物半导体(ComplementaryMetal-Oxide Semiconductor；CMOS)”、“N通道金属氧化物半导体(N-channel Metal-OxideSemiconductor；NMOS)晶体管”、“P通道金属氧化物半导体(P-channel Metal-OxideSemiconductor；PMOS)晶体管”、“电阻器”、“电阻值”及“开关”。这些术语用于微电子学的背景中，并且相关概念对于本领域的技术人员来说是显而易见的，因此不会在这里详细解释。

本领域的技术人员亦可识别电容器符号及接地符号，可识别PMOS晶体管和NMOS晶体管的MOS(金属氧化物半导体)晶体管符号，并识别其“源极(source)”、“栅极(gate)”和“漏极(drain)”端子。本领域技术人员可阅读包含电容器、NMOS晶体管和PMOS晶体管的电路示意图，并且不需要在示意图中对一晶体管如何与另一晶体管进行连接的详细描述。本领域技术人员亦可理解诸如伏特(V)、微米(μm)、纳米(nm)之类的单位。

从工程角度来呈现本公开的一实施例，例如，关于两个变量X和Y，当描述“X等于Y”时，表示“X近似等于Y”，即“A和B之间的差值小于一特定的工程公差”。当描述“X为零”时，表示“X近似为零”，即“X小于一特定的工程公差”。当描述“X实质上小于Y”时，表示“相对于Y而言，X可以忽略不计(negligible)”，即“X与Y之间的比值小于一特定的工程公差，因此相对于Y而言，X可以忽略不计”。

在一些实施例中，“V_DD”定义为电源供应节点(power supply node)，并且“V_SS”定义为接地节点。注意的是，接地节点为电压准位(voltage level)实质上为零的节点，而电源供应节点为电压准位实质上稳定且高于零的节点。在一些实施例中，取决于对于本领域技术人员显而易见的内文，有时“V_DD”是指电源供应节点V_DD上的电压准位，而“V_SS”有时是指电源供应节点V_SS上的电压准位。例如，显而易见的是，诸如“电压准位V_DD为1.05V”的表述意味着电源供应节点V_DD上的电压准位为1.05V。

在一些实施例中，信号是可以随时间变化的可变电位的电压。某一时刻信号的(电压)电位表示所述时刻信号的状态。

一逻辑信号为两个逻辑状态的信号：高状态和低状态。高状态也被称为“1”状态，而低状态也被称为“0”状态。关于逻辑信号Q，诸如“Q为高”或“Q为低”之类的意思为“Q处于高状态”或“Q处于低状态”。同样，“Q为1”或“Q为0”等表示“Q处于1状态”或“Q处于0状态”。

当逻辑信号自低切换至高时，逻辑信号经历自低至高的转换。当逻辑信号自高切换至低时，逻辑信号经历自高至低的转换。

当使用MOS晶体管来实现开关时，MOS晶体管通过控制信号控制，控制信号为施加在MOS晶体管的栅极上的逻辑信号。当控制信号为高时，通过NMOS晶体管实现的开关处于“导通(on)”状态，而当控制信号为低时，其处于“截止(off)”状态。当控制信号为低时，通过PMOS晶体管实现的开关处于“导通”状态，而当控制信号为高时，其处于“截止”状态。MOS晶体管在处于“导通”状态时具有被称为“导通电阻值(on-resistance)”的电阻值，而在处于“截止”状态时具有被称为“截止电阻值(off-resistance)”的电阻值。MOS晶体管的截止电阻值实质上大于MOS晶体管的导通电阻值。

如果第一逻辑信号和第二逻辑信号总是处于相反的状态，则第一逻辑信号被称为第二逻辑信号的逻辑反转(logical inversion)。即，当第一逻辑信号为低时，第二逻辑信号为高，当第一逻辑信号为高时，第二逻辑信号为低。当第一逻辑信号被认为是第二逻辑信号的逻辑反转时，第一逻辑信号及第二逻辑信号被认为是彼此互补。

电路是晶体管、电阻器和/或以某些方式互连接以实现某些功能的其他电子装置的集合。

反相缓冲器设置以接收第一逻辑信号并输出作为第一逻辑信号逻辑反相的第二逻辑信号的电路。反相缓冲器包含上拉(pull-up)电路和下拉(pull-down)电路。第一逻辑信号的自高至低转换激活(activates)上拉电路以将第二逻辑信号上拉至电源供应节点的电压准位，导致第二逻辑信号自低至高转换。第一逻辑信号的自低至高的转换激活下拉电路，以将第二逻辑信号下拉至接地节点的电压准位，导致第二逻辑信号自高至低的转换。上拉电路的电阻值称为上拉电阻值。下拉电路的电阻值称为下拉电阻值。第二逻辑信号完成自低至高转换所需的时间取决于上拉电阻值，第二逻辑信号完成自高至低转换所需的时间取决于下拉电阻值。

图2为根据本公开的工作周期校正电路200的一实施例的示意图。工作周期校正电路200包含第一反相缓冲器INV1，设置以自第一节点N1接收第一电压V₁，并且将第二电压V₂输出至第二节点N2，及第二反相缓冲器INV2，设置以在第二节点N2处接收第二电压V₂，并在第三节点N3处输出第三电压V₃。第一反相缓冲器INV1包含第一上拉电路PU1和第一下拉电路PD1。第二反相缓冲器INV2包含第二上拉电路PU2和第二下拉电路PD2。第一上拉电路PU1包含通过第一数位字(digital word)W₁控制的第一P型可调电阻器RP1及第一PMOS(P通道金属氧化物半导体)晶体管MP1设置以根据第一电压V₁通过第一P型可调电阻器RP1向第二节点N2注入(inject)第一上拉电流I_U1。第一下拉电路PD1包含通过第二数位字W₂控制的第一N型可调电阻器RN1，第一NMOS(N通道金属氧化物半导体)晶体管MN1设置以根据第一电压V₁自第二节点N2通过第一N型可调电阻器RN1汲取(draw)第一下拉电流I_D1。第二上拉电路PU2包含通过第三数位字W₃控制的第二P型可调电阻器RP2，第二PMOS晶体管MP2设置以根据第二电压V₂通过第二P型可调电阻器RP2向第三节点N3注入第二上拉电流I_U2。第二下拉电路PD2包含通过第四数位字W₄控制的第二N型可调电阻器RN2，第二NMOS晶体管MN2设置以根据第二电压V₂自第三节点N3通过第二N型可调电阻器RN2汲取第二下拉电流I_D2。

第一(第二)P型可调电阻器RP1(RP2)的电阻值为可调的，并且通过数位字W₁(数位字W₃)的值决定。第一(第二)N型可调电阻器RP1(RP2)的电阻值为可调的，并且通过数位字W₂(数位字W₄)的值决定。在一些实施例中，当数位字W₁(数位字W₃)的增加导致第一(第二)P型可调电阻器RP1(RP2)的电阻值更大，数位字W₂(数位字W₄)的增加导致第一(第二)N型可调电阻器RN1(RN2)的电阻值减小。

第一电压V₁为在低准位与高准位之间周期性地来回切换的时钟。在一个实施例中，低准位为电压准位V_SS，而高准位为电压准位V_DD。如前所述，即表示：低准位为接地节点V_SS的电压准位，而高准位为电源供应节点V_DD的电压准位。当第一电压V₁自低(高)切换至高(低)时，其经历自低至高(高到低)的过渡。

在下文中，有时为了简洁起见省略了明确的术语“第一”，“第二”，“第三”和“第四”，但是省略将不会引起任何混淆。例如，有时将“第一PMOS晶体管MP1”简称为“PMOS晶体管MP1”，因为在这些规格中除了“第一PMOS晶体管”以外没有其他的“PMOS晶体管MP1”，因此下拉第二电压V₂并迫使第二电压V₂自电源供应节点V_DD至接地节点V_SS发生自高至低转换。

在第一电压V₁自低至高转换时，PMOS晶体管MP1截止，而NMOS晶体管MN1导通，以通过N型可调电阻器RN1自节点N2汲取电流I_D1，第二电压V₂的高至低转换的速度取决于第一下拉电路PD1的下拉电阻值，即NMOS晶体管MN1与N型可调电阻器RN1串联连接的总电阻值，较小的下拉电阻值会导致第二电压V₂更快自高至低转换。在第一电压V₁自高至低转换时，NMOS晶体管MN1截止，当PMOS晶体管MP1导通以通过P型可调电阻器RP1向节点N2注入电流I_U1时，因此，上拉第二电压V₂并迫使第二电压V₂自接地节点V_SS至电源供应节点V_DD的低至高转换。第二电压V₂自低至高转换的速度取决于第一上拉电路PU1的上拉电阻值，即PMOS晶体管MP1与P型可调电阻器RP1串联连接的总电阻值；较小的上拉电阻值会导致第二电压V₂更快自低至高转换。当上拉电阻值小于(大于)下拉电阻值时，第二电压V₂将比高至低转换更快(慢)地完成自低至高的转换，从而使第二电压V₂停留在高准位的时间更长(短)，因此工作周期更大(小)。因此，通过通过改变数位字W₁来改变P型可调电阻器RP1的电阻值，可通过调整上拉电阻值和下拉电阻值之间的差值来调整第二电压V₂的工作周期，或通过改变数位字W₂或同时改变两者来改变N型可调电阻器RN1的电阻值。

就电路拓扑和功能而言，第二反相缓冲器INV2与第一反相缓冲器INV1相同，因此这里不再详细说明。关于第一反相缓冲器INV1的任何描述都适用于第二反相缓冲器INV2，只需简单地分别用第二电压V₂、第三电压V₃、数位字W₃、数位字W₄、NMOS晶体管MN2、RN2、PMOS晶体管MP2、P型可调电阻器RP2、电流I_U2、I_D2及节点N3替换第一电压V₁、第二电压V₂、数位字W₁、数位字W₂、NMOS晶体管MN1、N型可调电阻器RN1、PMOS晶体管MP1、P型可调电阻器RP1、电流I_U1、I_D1及节点N2。

图3为根据本公开的P型可调电阻器300的一实施例的示意图，P型可调电阻器300可用于实现第一P型可调电阻器RP1。作为示例而非限制，数位字W₁具有四个可能的值0、1、2及3，并且被编码为三个逻辑信号W₁[0]、W₁[1]、W₁[2]。P型可调电阻器300包含三个PMOS晶体管311、312、313以及三个电阻器321、322、323。三个电阻器321、322、323串联连接并且设置以提供用于电流I_U1流向节点N2的传导路径。三个PMOS晶体管311、312、313包含三个分别由逻辑信号W₁[0]、W₁[1]、W₁[2]控制的开关，并设置以有条件地短路(short)一部分传导路径。R₃₂₁、R₃₂₂及R₃₂₃分别表示电阻器321、322、323的电阻值。PMOS晶体管311、312、313皆具有实质上小于R₃₂₁、R₃₂₂及R₃₂₃中的任一者的导通电阻值，以及实质上大于R₃₂₁、R₃₂₂及R₃₂₃中任一者的截止电阻值。在一些实施例中，根据下表对数位字W₁进行编码：

W<sub>1</sub>	0	1	2	3
					W<sub>1</sub>[0]	0	1	1	1
W<sub>1</sub>[1]	0	0	1	1
					W<sub>1</sub>[2]	0	0	0	1
总电阻值	0	R<sub>321</sub>	R<sub>321</sub>+R<sub>322</sub>	R<sub>321</sub>+R<sub>322</sub>+R<sub>323</sub>

当数位字W₁为0时，逻辑信号W₁[0]为低，并且PMOS晶体管311导通以使整个传导路径短路，并使传导路径的电阻值近似为零。当数位字W₁为1时，逻辑信号W₁[0]为高，逻辑信号W₁[1]为低，PMOS晶体管311截止，但是PMOS晶体管312导通以使包含电阻器322、323的传导路径部分短路，并使传导路径的电阻值为R₃₂₁。当数位字W₁为2时，逻辑信号W₁[0]、W₁[1]为高，逻辑信号W₁[2]为低，PMOS晶体管311、312截止，但是PMOS晶体管313导通以使包含电阻器323的传导路径部分短路并使传导路径的电阻值为R₃₂₁+R₃₂₂。当数位字W₁为3时，逻辑信号W₁[0]、W₁[1]、W₁[2]均为高准位，PMOS晶体管311、312、313全部截止，并且传导路径的电阻值为R₃₂₁+R₃₂₂+R₃₂₃。如此，P型可调电阻器300可以根据数位字W₁的值来提供可编程电阻值，并且数位字W₁的值的增加导致可编程电阻值的增加。

通过将图3中的数位字W₁、电流I_U1及节点N2分别替换为数位字W₃、电流I_U2及节点N3，P型可调电阻器300还可用于实现图2的P型可调电阻器RP2。

图4为根据本公开的N型可调电阻器400的一实施例的示意图，N型可调电阻器400可用于实现第一N型可调电阻器RN1。作为示例而非限制，数位字W₂具有四个可能的值0、1、2及3，并且被编码为三个逻辑信号W₂[0]、W₂[1]、W₂[2]。N型可调电阻器400包含三个NMOS晶体管411、412、413以及三个电阻器421、422、423。三个电阻器421、422、423串联连接并且设置以提供用于电流I_D1流向节点N2的传导路径。三个NMOS晶体管411、412、413包含三个分别由逻辑信号W₂[0]、W₂[1]、W₂[2]控制的开关，并设置以有条件地短路一部分传导路径。R₄₂₁、R₄₂₂及R₄₂₃分别表示电阻器421、422、423的电阻值。NMOS晶体管411、412、413皆具有实质上小于R₄₂₁、R₄₂₂及R₄₂₃中的任一者的导通电阻值，以及实质上大于R₄₂₁、R₄₂₂及R₄₂₃中任一者的截止电阻值。在一些实施例中，根据下表对数位字W₂进行编码：

W<sub>2</sub>	0	1	2	3
					W<sub>2</sub>[0]	0	0	0	1
W<sub>2</sub>[1]	0	0	1	1
					W<sub>1</sub>[2]	0	1	1	1
总电阻值	R<sub>421</sub>+R<sub>422</sub>+R<sub>423</sub>	R<sub>421</sub>+R<sub>422</sub>	R<sub>421</sub>	0

当数位字W₂为0时，逻辑信号W₂[0]、W₂[1]、W₂[2]全部为低，并且NMOS晶体管411、412、413全部截止，并且传导路径的电阻值为R₄₂₁+R₄₂₂+R₄₂₃。当数位字W₂为1时，逻辑信号W₂[2]为高、逻辑信号W₂[0]、W₂[1]为低，NMOS晶体管411、412截止，但是NMOS晶体管413导通，以使包含电阻器423的传导路径部分短路，并使传导路径的电阻值为R₄₂₁+R₄₂₂。当数位字W₂为2时，逻辑信号W₂[1]及逻辑信号W₂[2]为高，W₂[0]为低，NMOS晶体管411截止，但是NMOS晶体管412导通以使包含电阻器422、423的传导路径部分短路并使传导路径的电阻值为R₄₂₁。当数位字W₂为3时，逻辑信号W₂[0]、W₂[1]、W₂[2]均为高准位，NMOS晶体管411导通以使整个传导路径短路，并且传导路径的电阻值近似为零。如此，N型可调电阻器400可以根据W₂的值来提供可编程电阻值，并且数位字W₂的值的增加导致可编程电阻值的减小。

通过将图4中的数位字W₂、电流I_D1和节点N2分别替换为数位字W₄、电流I_D2和节点N3，N型可调电阻器400还可用于实现图2的N型可调电阻器RN2。

在一些实施例中，R₄₂₁等于R₃₂₁、R₄₂₂等于R₃₂₂，且R₄₂₃等于R₃₂₃。

MOS晶体管将产生一种称为“闪烁噪声(flicker noise)”的低频噪声，所述噪声可调制(modulate)MOS晶体管的电阻值。PMOS晶体管MP1及NMOS晶体管MN1都将产生闪烁噪声，所述闪烁噪声可调制它们各自的导通电阻值，从而调制工作周期并在第二电压V₂中产生抖动(jitter)。同样地，PMOS晶体管MP2和NMOS晶体管MN2都将产生闪烁噪声，所述噪声可以调制其各自的导通电阻值，从而调制工作周期并在第三电压V₃中产生抖动。为了减轻闪烁噪声的影响，在一些实施例中，PMOS晶体管MP1的导通电阻值实质上小于P型可调电阻器RP1的电阻值(极端情况除外，其中P型可调电阻器RP1中的整个传导路径都被短路，并且P型可调电阻器RP1的电阻值设置为最小值)，PMOS晶体管MP2的导通电阻值实质上小于P型可调电阻器RP2的电阻值(极端情况除外，其中P型可调电阻器RP2中的整个传导路径都被短路，并且P型可调电阻器RP2的电阻值设置为最小值)，NMOS晶体管MN1的导通电阻值实质上小于N型可调电阻器RN1的电阻值(除了极端情况下，其中N型可调电阻器RN1中的整个传导路径被短路，并且N型可调电阻器RN1的电阻值被设置为最小值)；NMOS晶体管MN2的导通电阻值实质上小于N型可调电阻器RN2的电阻值(除了极端情况下，其中RN2中的整个传导路径被短路并且RN2的电阻值被设置为最小值)。如此，由于闪烁噪声引起的对图2中任何MOS晶体管的导通电阻值的调制可以忽略不计，因所述MOS晶体管的导通电阻值实质上小于与所述MOS晶体管串联连接的可调电阻器。

在一些实施例中，如果第一数量(quantity)不大于第二数量的10％，则第一数量的第一变量(variable)被认为实质上小于第二数量的第二变量。在另一些实施例中，如果第一数量不大于第二数量的20％，则第一数量的第一变量实质上小于第二数量的第二变量。

第一反相缓冲器INV1级联(cascade)第二反相缓冲器INV2，从而总体上形成非反相缓冲器，其中，第一电压V₁的低至高转换导致第三电压V₃的低至高转换，而第一电压V₁的高至低转换导致第三电压V₃的高至低转换。在一些实施例中，由工作周期校正电路200提供的工作周期校正量近似均匀地分布在第一反相缓冲器INV1与第二反相缓冲器INV2之间。例如，如果第一电压V₁的工作周期为44％，而我们希望第三电压V₃的工作周期为50％，我们需工作周期校正电路200来提供6％的工作周期校正量，然后将第一反相缓冲器INV1及第二反相缓冲器INV2中的每一者设置以提供3％的工作周期校正量；在这种情况下，第二电压V₂的工作周期为53％(注意，如果第一反相缓冲器INV1不提供工作周期校正，则第二电压V₂的工作周期将为56％)。

进行以下配置以确保通过工作周期校正电路200提供的工作周期校正可以近似均匀地分布在第一反相缓冲器INV1与第二反相缓冲器INV2之间。首先，PMOS晶体管MP1、PMOS晶体管MP2、NMOS晶体管MN1及NMOS晶体管MN2具有近似相同的导通电阻值。如此，在第二电压V₂或第三电压V₃的任何转换上，晶体管受到的影响没有差异。再者，P型可调电阻器RP1的电阻值近似等于N型可调电阻器RN2的电阻值，而N型可调电阻器RN1的电阻值近似等于P型可调电阻器RP2的电阻值。如此，第一上拉电路PU1的上拉电阻值与第一下拉电路PD1的下拉电阻值之间的差值近似等于第二下拉电路PD2的下拉电阻值与第二上拉电路PU2的上拉电阻值之间的差值。因此，第一反相缓冲器INV1及第二反相缓冲器INV2可以提供近似相等的工作周期校正量，尽管由于第一反相缓冲器INV1的逻辑反相而极性相反。当图3的P型可调电阻器300用于实现P型可调电阻器RP1、RP2，而图4的N型可调电阻器400用于实现N型可调电阻器RN1和N型可调电阻器RN2，当R₄₂₁等于R₃₂₁、R₄₂₂等于R₃₂₂、R₄₂₃等于R₃₂₃、数位字W₄与数位字W₁(即逻辑信号W₄[0]、W₄[1]、W₄[2]分别为逻辑信号W₁[0]、W₁[1]、W₁[2]的逻辑反相)互补(complementary)，以及数位字W₃与数位字W₂(即逻辑信号W₃[0]、W₃[1]、W₃[2]分别为逻辑信号W₂[0]、W₂[1]、W₂[2]的逻辑反相)互补时，满足第二种配置。

使用两个反相缓冲器的级联来形成工作周期校正电路以执行工作周期校正，并且在两个反相缓冲器(而不是仅依靠一个反相缓冲器来实现所需的工作周期校正量)之间均匀分配所需的工作周期校正量具有两个优点。首先，由于使用两个反相缓冲器，对于每个反相缓冲器，闪烁噪声可影响转换的持续时间可减少一半。闪烁噪声的能量随时间平方增加，因此，每个反相缓冲器中的闪烁噪声的能量减少到四分之一。总闪烁噪声能量是两个反相缓冲器中的闪烁噪声能量的和。因此，整个工作周期校正电路的总闪烁噪声能量减少了一半。再者，电源供应节点V_DD处的电源供应噪声或接地节点V_SS处的接地噪声也会造成损害。电源供应节点V_DD或接地节点V_SS处的低频噪声的影响类似于MOS晶体管的闪烁噪声的影响。因此，出于同样的原因，通过使用两个反相缓冲器并且在两个反相缓冲器之间均匀地分配校正量，还可将自电源供应节点V_DD或接地节点V_SS中的低频噪声产生的总噪声能量减少一半。

在一些实施例中，作为示例而非限制：使用28nm CMOS执行在硅基板上制造工作周期校正电路200；电压准位V_DD为1.05V；电压准位V_DD为1.05V；电压准位V_SS为0V；NMOS晶体管MN1、MN2的宽度/长度为60微米(μm)/200纳米(nm)；PMOS晶体管MP1、MP2的宽度/长度为84微米(μm)/200纳米(nm)；R₃₂₁、R₃₂₂、R₃₂₃、R₄₂₁、R₄₂₂、R₄₂₃均为130欧姆(Ohm)；NMOS晶体管411、412、413的宽度/长度为120微米(μm)/30纳米(nm)；PMOS晶体管311、312和313的宽度/长度为156微米(μm)/30纳米(nm)。

在一个实施例中，多个工作周期校正电路被级联以扩展工作周期校正的范围。在所述实施例中，可以各自独立地设置所述多个工作周期校正电路中的每一工作周期校正电路的数位字。

如图5所示为根据本公开的方法的一实施例的流程图500：自第一节点接收第一电压，其中，第一电压为在低准位与高准位之间周期性地来回切换的逻辑信号(步骤510)；在第一电压自高至低转换时，通过经由第一数位字控制的第一P型可调电阻器使用第一PMOS晶体管向第二节点注入第一上拉电流，从而在第二节点上拉第二电压(步骤520)；在第一电压自低至高转换时，通过经由第二数位字控制的第一N型可调电阻器使用第一NMOS晶体管自第二节点汲取第一下拉电流来下拉第二电压(步骤530)；在第二电压自高至低转换时，通过经由与第二数位字互补的第三数位字控制的第二P型可调电阻器使用第二PMOS晶体管向第二节点注入第二上拉电流，从而在第三节点上拉第三电压(步骤540)；以及在第二电压自低至高转换时，通过经由与第一数位字互补的第四数位字控制的第二N型可调电阻器使用第二NMOS晶体管自第三节点汲取第二下拉电流来下拉第三电压(步骤550)。

以上所述的实施例仅为说明本发明的技术思想及特点，其目的在于使熟悉此项技术者能够了解本发明的内容并据以实施，当不能以之限定本发明的权利要求，即大凡依本发明所公开的构思所作的均等变化或修饰，仍应涵盖在本发明的权利要求内。

Claims (10)

1.一种工作周期校正电路，包含：

一第一反相缓冲器，设置以自一第一节点接收一第一电压并将一第二电压输出至一第二节点，该第一反相缓冲器包含：

一第一P型可调电阻器，通过一第一数位字控制；

一第一PMOS晶体管，设置以在该第一电压自高至低转换时，通过该第一P型可调电阻器向该第二节点注入一第一上拉电流；

一第一N型可调电阻器，通过一第二数位字控制；及

一第一NMOS晶体管，设置以在该第一电压自低至高转换时，自该第二节点通过该第一N型可调电阻器汲取一第一下拉电流；及

一第二反相缓冲器，设置以自该第二节点接收该第二电压并输出一第三电压至一第三节点，该第二反相缓冲器包含：

一第二P型可调电阻器，通过与该第二数位字互补的一第三数位字控制；

一第二PMOS晶体管，设置以在该第二电压自高至低转换时，通过该第二P型可调电阻器将一第二上拉电流注入至该第三节点；

一第二N型可调电阻器，通过与该第一数位字互补的一第四数位字控制；及

一第二NMOS晶体管，设置以在该第二电压自低至高转换时，自该第三节点通过该第二N型可调电阻器汲取一第二下拉电流。

2.如权利要求1所述的工作周期校正电路，其中，该第一P型可调电阻器包含多个电阻器串联连接多个PMOS晶体管，所述多个电阻器设置以形成一传导路径，所述多个PMOS晶体管分别通过多个逻辑信号控制，设置以有条件地使该传导路径的部分被短路，所述多个逻辑信号为自该第一数位字编码，且该第一数位字的增加导致该传导路径的少部分被短路，因此该传导路径的电阻值较大。

3.如权利要求1所述的工作周期校正电路，其中，该第二P型可调电阻器包含多个电阻器串联连接多个PMOS晶体管，所述多个电阻器设置以形成一传导路径，所述多个PMOS晶体管分别通过多个逻辑信号控制，设置以有条件地使该传导路径的部分被短路，所述逻辑信号为自该第三数位字编码，且该第三数位字的增加导致该传导路径的少部分被短路，因此该传导路径的电阻值较大。

4.如权利要求1所述的工作周期校正电路，其中，该第一N型可调电阻器包含多个电阻器串联连接多个NMOS晶体管，所述多个电阻器设置以形成一传导路径，所述多个NMOS晶体管分别通过多个逻辑信号控制，设置以有条件地使该传导路径的部分被短路，所述逻辑信号为自该第二数位字编码，且该第二数位字的增加导致该传导路径的多部分被短路，因此该传导路径的电阻值较小。

5.如权利要求1所述的工作周期校正电路，其中，该第二N型可调电阻器包含多个电阻器串联连多个NMOS晶体管，所述多个电阻器设置以形成一传导路径，所述多个NMOS晶体管分别通过多个逻辑信号控制，设置以有条件地使该传导路径的部分被短路，所述多个逻辑信号为自该第四数位字编码，且该第四数位字的增加导致该传导路径的多部分被短路，因此该传导路径的电阻值较小。

6.如权利要求1所述的工作周期校正电路，其中，除非将该第一P型可调电阻器的电阻值设置为最小值，否则该第一PMOS晶体管的导通电阻值实质上小于该第一P型可调电阻器的电阻值；除非将该第二P型可调电阻器的电阻值设置为最小值，否则该第二PMOS晶体管的导通电阻值实质上小于该第二P型可调电阻器的电阻值；除非将该第一N型可调电阻器的电阻值设置为最小值，否则该第一NMOS晶体管的导通电阻值实质上小于该第一N型可调电阻器的电阻值；除非将该第二N型可调电阻器的电阻值设置为最小值，否则该第二NMOS晶体管的导通电阻值实质上小于该第二N型可调电阻器的电阻值。

7.一种工作周期校正电路，包含：

一第一反相缓冲器，设置以将在一第一节点处的作为一逻辑信号的一第一电压转换为在一第二节点处的一第二电压，该第一反相缓冲器包含一第一上拉电路及一第一下拉电路，该第一上拉电路具有一第一上拉电阻值，该第一上拉电路设置以在该第一电压自高至低转换时上拉该第二电压，且该第一下拉电路具有一第一下拉电阻值，该第一下拉电路设置以在该第一电压自低至高转换时下拉该第二电压；及

一第二反相缓冲器，设置以将该第二节点的该第二电压转换为一第三节点的一第三电压，该第二反相缓冲器包含一第二上拉电路及一第二下拉电路，该第二上拉电路具有一第二上拉电阻值，该第二上拉电路设置以在该第二电压自高至低转换时上拉该第三电压，且该第二下拉电路具有一第二下拉电阻值，该第二下拉电路设置以在该第二电压自低至高转换时下拉该第三电压；

其中，该第一上拉电阻值与该第一下拉电阻值之间的差值近似等于该第二下拉电阻值与该第二上拉电阻值之间的差值。

8.如权利要求7所述的工作周期校正电路，其中，该第一上拉电路包含一第一PMOS晶体管串联连接通过一第一数位字控制的一第一P型可调电阻器，该第一下拉电路包含一第一NMOS晶体管串联连接通过一第二数位字控制的一第一N型可调电阻器，该第二上拉电路包含一第二PMOS晶体管串联连接通过一第三数位字控制的一第一P型可调电阻器，该第二下拉电路包含一第二NMOS晶体管串联连接通过一第四数位字控制的一第二N型可调电阻器。

9.如权利要求8所述的工作周期校正电路，其中，该第一P型可调电阻器包含多个电阻器串联连接多个PMOS晶体管，所述多个电阻器设置以形成一传导路径，所述多个PMOS晶体管分别通过多个逻辑信号控制，设置以有条件地使该传导路径的部分被短路，所述逻辑信号为自该第一数位字编码，且该第一数位字的增加导致该传导路径的少部分被短路，因此该传导路径的电阻值较大。

10.一种工作周期校正方法，包含：

自一第一节点接收一第一电压，其中，该第一电压为一逻辑信号，该逻辑信号在低准位与高准位之间周期性地来回切换；

在该第一电压自低至高转换时，通过经由一第一数位字控制的一第一P型可调电阻器使用一第一PMOS晶体管向第二节点注入一第一上拉电流，从而自该第二节点上拉一第二电压；

在该第一电压自低至高转换时，通过经由一第二数位字控制的一第一N型可调电阻器使用一第一NMOS晶体管自该第二节点汲取一第一下拉电流来下拉该第二电压；

在该第二电压自高至低转换时，通过经由与该第二数位字互补的一第三数位字控制的一第二P型可调电阻器使用一第二PMOS晶体管向该第二节点注入一第二上拉电流，从而在第三节点上拉一第三电压；及

在该第二电压自低至高转换时，通过经由与该第一数位字互补的一第四数位字控制的一第二N型可调电阻器使用一第二NMOS晶体管自该第三节点汲取一第二下拉电流来下拉该第三电压。

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