CN113539343A - 一种移位寄存器的多路输出方法、装置、设备及存储介质 - Google Patents
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Abstract
本申请提供了一种移位寄存器的多路输出方法、装置、设备及存储介质，应用于电子技术领域，该方法包括：当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中；存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端；当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；当第三时钟信号从低电平转变高电平时，D触发器输出端将控制数据发送给外部组件设备。本申请的有益效果主要在于：选择串行移位寄存器接收多位控制数据，再将接收到的控制数据通过D触发器集群输出端输出，实现串并转换功能，提高了集成电路的工作效率，以及减少输出接口的占用率。
Description
技术领域
本申请涉及电子技术领域，具体而言，涉及一种移位寄存器的多路输出方法、装置、设备及存储介质。
背景技术
随着集成电路(integrated circuit，IC)的开发，存在生产超小的、高度可靠的、高速的并且低电力的明显趋势，由于集成度的改进，集成电路的复杂度逐渐增加，例如用于制作的逻辑单元，以改进专用集成电路的设计效率，通过执行存储功能的触发器集成到一个芯片中，此复杂的集成电路设计被视为影响集成电路性能的重要因素。
由于卫星地面站测控设备繁多，为了测控卫星地面站外部组件设备，需要大量的输入/输出(I/O)接口，现阶段为了控制星敏、太敏、陀螺仪、动量轮、磁棒、监视相机、传感器等开关机及加热设备分别使用独立的输出接口，占用大量的输入/输出(I/O)接口来输出控制数据，极大的浪费了64路输出接口以及限制了工作效率。
发明内容
有鉴于此，本申请实施例提供了一种移位寄存器的多路输出方法，选择串行移位寄存器接收多位控制数据，再将接收到的控制数据通过D触发器集群输出端输出，实现串并转换功能，提高了集成电路的工作效率，以及减少输出接口的占用率。
第一方面，本申请实施例提供了一种移位寄存器的多路输出方法，所述方法包括：
上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，所述第一时钟信号为多级延时信号；
当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中；
所述存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成；
上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，所述第二时钟信号为多级延时信号；
当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，所述第三时钟信号为多级延时信号；
当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备。
在一些实施例中，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器时钟的输入端，包括：
所述上位机控制端内部的DC/DC芯片输出3.3V电压给移位寄存器的电源VCC引脚供电；
响应技术人员的操作指令，上位机控制端的任意输出引脚将第一时钟信号发送给移位寄存器的时钟输入端。
在一些实施例中，当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中，包括：
当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器的输出端Q1中；
响应技术人员的操作指令，上位机控制端再次发送第一时钟信号给移位寄存器的时钟输入端；
当所述再次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q1将控制数据移位至存储寄存器的输出端Q2中，并将该次产生的控制数据保存至存储寄存器的输出端Q1中；
响应技术人员的操作指令，上位机控制端第三次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第三次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q2将控制数据移位至存储寄存器的输出端Q3中，并将该次产生的控制数据保存至存储寄存器的输出端Q2中；
响应技术人员的操作指令，上位机控制端第四次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第四次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q3将控制数据移位至存储寄存器的输出端Q4中，并将该次产生的控制数据保存至存储寄存器的输出端Q3中；
响应技术人员的操作指令，上位机控制端第五次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第五次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q4将控制数据移位至存储寄存器的输出端Q5中，并将该次产生的控制数据保存至存储寄存器的输出端Q4中；
响应技术人员的操作指令，上位机控制端第六次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第六次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q5将控制数据移位至存储寄存器的输出端Q6中，并将该次产生的控制数据保存至存储寄存器的输出端Q5中；
响应技术人员的操作指令，上位机控制端第七次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第七次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q6将控制数据移位至存储寄存器的输出端Q7中，并将该次产生的控制数据保存至存储寄存器的输出端Q6中；
响应技术人员的操作指令，上位机控制端第八次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第八次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q7将控制数据移位至存储寄存器的输出端Q8中，并将该次产生的控制数据保存至存储寄存器的输出端Q7中。
在一些实施例中，存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成，包括：
上位机控制端内部的DC/DC芯片输出3.3V电压给D触发器集群的电源引脚，所述D触发器集群的使能端直接接地，所述D触发器集群为低电平有效；
所述存储寄存器的输出端Q1-Q8将控制数据发送给D触发器集群的时钟输入端D1-D8中，其中，存储寄存器的输出端Q1-Q8分别与D触发器集群的时钟输入端D1-D8导通。
在一些实施例中，当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端，包括：
当第二时钟信号处于低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通；
所述上位机控制端再次发送第二时钟信号给D触发器集群的时钟输入端；
所述第二时钟信号从低电平转变高电平，所述D触发器集群的时钟输入端将存储寄存器中控制数据发送给D触发器集群的输出端，其中，所述D触发器集群的输出端Q1-Q8均包含8路输出。
在一些实施例中，当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备，包括：
上位机控制端发送第三时钟信号给D触发器集群的输出端Q1-Q8；
当第三时钟信号从低电平至高电平时，所述D触发器输出端Q1-Q8的任一输出端将控制数据发送至外部组件设备，其中，任一D触发器输出端均连接多路外部组件设备。
第二方面，本申请实施例提供了一种移位寄存器的多路输出装置，所述装置包括：
第一信号模块，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，所述第一时钟信号为多级延时信号；
第一发送模块，当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中；
第二发送模块，存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成；
第二信号模块，上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，所述第二时钟信号为多级延时信号；
第三发送模块，当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
第三信号模块，上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，所述第三时钟信号为多级延时信号；
第四发送模块，当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备。
在一些实施例中，第三发送模块包括：
触发器第一联接单元，当第二时钟信号处于低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通；
触发器第二联接单元，所述上位机控制端再次发送第二时钟信号给D触发器集群的时钟输入端；
触发器发送单元，所述第二时钟信号从低电平转变高电平，所述D触发器集群的时钟输入端将存储寄存器中控制数据发送给D触发器集群的输出端，其中，所述D触发器集群的输出端Q1-Q8均包含8路输出。
第三方面，本申请实施例提供了一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，所述处理器执行所述计算机程序时实现上述权利要求1至6中任一项所述移位寄存器的多路输出方法的步骤。
第四方面，本申请实施例提供了一种计算机可读存储介质，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如所述移位寄存器的多路输出方法的步骤。
本申请的有益效果主要在于：本申请上位机控制端通过第一时钟信号串行移位寄存器将接收到的控制数据移位至多路存储寄存中，实现了串并转换功能，提高了集成电路的驱动能力；通过第二时钟信号将串行移位至存储寄存器中的控制数据发送至D触发器集群中，该D触发器集群不仅能够存储控制数据，且具有移位功能，根据第二时钟信号将控制数据对应的数码从第一位依次发送到最后一位输出端，进而实现D触发器集群串行输入及串行输出的工作方式；通过第三时钟信号发送给D触发器集群的时钟输入端，当第三时钟信号从低电平转变高电平时，D触发器输出端的任一输出端通过PIN接口将控制数据发送至外部组件设备的接收端，实现远程控制航空航天地面站多种测量设备的开启或关闭；本申请选择串行移位寄存器接收多位控制数据，再将接收到的控制数据通过D触发器集群输出端输出，实现串并转换功能，提高了集成电路的工作效率、降低芯片的功耗以及提高时钟信号的利用率。
为使本申请的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本申请实施例所提供的一种移位寄存器的多路输出方法流程示意图。
图2示出了本申请实施例所提供的存储寄存器发送控制数据流程示意图。
图3示出了本申请实施例所提供的D触发器集群的时钟输入端发送控制数据流程示意图。
图4示出了本申请实施例所提供的外部组件设备接收控制数据流程示意图。
图5示出了本申请实施例所提供的移位寄存器原理示意图。
图6示出了本申请实施例所提供的D触发器原理示意图。
图7示出了本申请实施例所提供的一种移位寄存器的多路输出装置结构示意图。
图8示出了本申请实施例所提供的一种计算机设备结构示意图。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计，因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
由于卫星地面站测控设备繁多，为了控制卫星地面站外部组件设备，需要大量的输入/输出(I/O)接口，对于卫星地面站的测控系统来说，输入/输出接口非常宝贵，运用大量的接口得不偿失，因此，选择串行移位寄存器接收多位数据，再将接收到的数据通过一个独立的输入/输出接口输出，实现串并转换功能，提高了集成电路的工作效率、降低芯片的功耗以及提高时钟信号的利用率。
本申请上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，第一时钟信号为多级延时信号；当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中；存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端；上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号；当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，第三时钟信号为多级延时信号；当第三时钟信号从低电平转变高电平时，D触发器输出端将控制数据发送给外部组件设备。具体来说，上位机控制端发送第一时钟信号与移位寄存器的时钟输入端导通，当第一时钟信号从低电平转变高电平时，完成一次上升沿，移位寄存器中将控制数据发送至存储寄存器中，通过第一时钟信号串行移位寄存器将接收到的控制数据移位至多路存储寄存中，实现了串并转换功能，提高了集成电路的驱动能力；将第二时钟信号发送给D触发器集群的时钟输入端，当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；通过第二时钟信号将串行移位至存储寄存器中的控制数据发送至D触发器集群中，将D触发器集群的时钟输入端与D触发器集群的输出端导通，D触发器集群不仅能够存储控制数据，且具有移位功能，根据第二时钟信号将控制数据对应的数码从第一位依次发送到最后一位输出端，进而实现D触发器集群串行输入及串行输出的工作方式；将第三时钟信号发送给D触发器集群的时钟输入端，当第三时钟信号从低电平转变高电平时，完成一次上升沿，D触发器输出端的任一输出端通过PIN接口将控制数据发送至外部组件设备的接收端，实现远程控制航空航天地面站多种测量设备的开启或关闭；此外，对于卫星地面站的测控系统来说，输入/输出接口非常宝贵，运用大量的接口得不偿失，因此，本申请选择串行移位寄存器接收多位控制数据，再将接收到的控制数据通过D触发器集群输出端输出，实现串并转换功能，提高了集成电路的工作效率、降低芯片的功耗以及提高时钟信号的利用率。
下面结合附图，对本申请的一些实施方式作详细说明。在不冲突的情况下，下述的实施例及实施例中的特征可以相互组合。
图1示出了本申请实施例所提供的一种移位寄存器的多路输出方法流程示意图；如图1所示，该移位寄存器的多路输出具体包括以下步骤：
步骤S10，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，第一时钟信号为多级延时信号。
步骤S10在具体实施时，响应技术人员操作指令，上位机控制端的CPU任意输出引脚与移位寄存器的时钟输入端连接，并将第一时钟信号发送给移位寄存器的时钟输入端。
步骤S20，当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中。
步骤S20在具体实施时，上位机控制端发送给第一时钟信号一个低电平，上位机控制端的任意输出引脚与移位寄存器的数据输入端导通，延时等待十几微秒，第一时钟信号转变为高电平时，移位寄存器将控制数据发送至存储寄存器中。
步骤S30，存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，D触发器集群由8个D触发器组成。
步骤S30在具体实施时，存储寄存器的输出端Q1-Q8与D触发器集群的时钟输入端D1-D8并联设置，存储寄存器的输出端Q1-Q8将控制数据发送给D触发器集群的时钟输入端D1-D8，其中，D触发器集群的时钟输入端用于接收存储寄存器输出的8路控制数据，D触发器集群由8个D触发器组成。
步骤S40，上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号。
步骤S40在具体实施时，响应技术人员操作指令，上位机控制端的任意输出引脚将第二时钟信号发送给D触发器集群的时钟输入端，上位机控制端与D触发器集群的时钟输入端导通。
步骤S50当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端。
步骤S50在具体实施时，上位机控制端的任意输出引脚发送给第二时钟信号一个低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通，上位机控制端的任意输出引脚再发送给第二时钟信号一个高电平，第二时钟信号完成了一次上升沿，D触发器集群的时钟输入端D1-D8将控制数据发送给D触发器集群的输出端Q1-Q8。
步骤S60，上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，第三时钟信号为多级延时信号。
步骤S60在具体实施时，响应技术人员的操作指令，上位机控制端的任意输出引脚发送第三时钟信号给D触发器集群的时钟输入端，D触发器集群的时钟输入端D1-D8与存储寄存器的输出端Q1-Q8导通，D触发器集群的时钟输入端用于接收存储寄存器的输出端Q1-Q8发送的控制数据。
步骤S70，当第三时钟信号从低电平转变高电平时，D触发器集群的输出端将控制数据发送给外部组件设备。
步骤S70在具体实施时，上位机控制端的任意输出引脚发送第三时钟信号给D触发器集群的输出端Q1-Q8，当第三时钟信号从低电平至高电平时，完成一个上升沿，D触发器集群的输出端Q1-Q8的任一输出端将控制数据发送至外部组件设备，其中，D触发器集群的输出端Q1-Q8均包含8路输出，共64路输出连接外部组件设备，用于控制外部设备的开启或关闭。
在一个可行的实现方案中，上述步骤S10中，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器时钟的输入端，包括：
步骤101，上位机控制端内部的DC/DC芯片输出3.3V电压给移位寄存器的电源VCC引脚供电。
步骤102，响应技术人员的操作指令，上位机控制端的任意输出引脚将第一时钟信号发送给移位寄存器的时钟输入端。
步骤101、102在具体实施时，上位机控制端选用直流电源5V电压供电，5V电压通过DC/DC芯片输出3.3V电压给移位寄存器的电源VCC引脚，移位寄存器的使能端G连接地，移位寄存器的数据清零端MR为低电平，响应技术人员操作指令，上位机控制端的任意输出引脚将第一时钟信号发送给移位寄存器的时钟输入端，其中，DC/DC芯片串联一个分压电阻R。
在一个可行的实现方案中，上述步骤S20中，当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中，具体包括以下步骤：
步骤201，当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器的输出端Q1中；
步骤202，响应技术人员的操作指令，上位机控制端再次发送第一时钟信号给移位寄存器的时钟输入端；
步骤203，当所述再次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q1将控制数据移位至存储寄存器的输出端Q2中，并将该次产生的控制数据保存至存储寄存器的输出端Q1中；
步骤204，响应技术人员的操作指令，上位机控制端第三次发送第一时钟信号给移位寄存器的时钟输入端；
步骤205，当所述第三次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q2将控制数据移位至存储寄存器的输出端Q3中，并将该次产生的控制数据保存至存储寄存器的输出端Q2中；
步骤206，响应技术人员的操作指令，上位机控制端第四次发送第一时钟信号给移位寄存器的时钟输入端；
步骤207，当所述第四次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q3将控制数据移位至存储寄存器的输出端Q4中，并将该次产生的控制数据保存至存储寄存器的输出端Q3中；
步骤208，响应技术人员的操作指令，上位机控制端第五次发送第一时钟信号给移位寄存器的时钟输入端；
步骤209，当所述第五次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q4将控制数据移位至存储寄存器的输出端Q5中，并将该次产生的控制数据保存至存储寄存器的输出端Q4中；
步骤S2010，响应技术人员的操作指令，上位机控制端第六次发送第一时钟信号给移位寄存器的时钟输入端；
步骤2011，当所述第六次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q5将控制数据移位至存储寄存器的输出端Q6中，并将该次产生的控制数据保存至存储寄存器的输出端Q5中；
步骤2012，响应技术人员的操作指令，上位机控制端第七次发送第一时钟信号给移位寄存器的时钟输入端；
步骤2013，当所述第七次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q6将控制数据移位至存储寄存器的输出端Q7中，并将该次产生的控制数据保存至存储寄存器的输出端Q6中；
步骤2014，响应技术人员的操作指令，上位机控制端第八次发送第一时钟信号给移位寄存器的时钟输入端；
步骤2015，当所述第八次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q7将控制数据移位至存储寄存器的输出端Q8中，并将该次产生的控制数据保存至存储寄存器的输出端Q7中；
步骤201、202、203、204、205、206、207、208、209、2010、2011、2012、2013、2014、2015在具体实施时，当第一时钟信号处于低电平时，移位寄存器的数据输入端与存储寄存器的时钟输入端及存储寄存器的输出端导通，第一时钟信号处于高电平时，移位寄存器将控制数据移位至存储寄存器的输出端Q1中，响应技术人员的操作指令，上位机控制端再次发送第一时钟信号给移位寄存器的时钟输入端；当所述再次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q1将控制数据移位至存储寄存器的输出端Q2中，并将该次产生的控制数据保存至存储寄存器的输出端Q1中；响应技术人员的操作指令，上位机控制端第三次发送第一时钟信号给移位寄存器的时钟输入端；当所述第三次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q2将控制数据移位至存储寄存器的输出端Q3中，并将该次产生的控制数据保存至存储寄存器的输出端Q2中；响应技术人员的操作指令，上位机控制端第四次发送第一时钟信号给移位寄存器的时钟输入端；当所述第四次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q3将控制数据移位至存储寄存器的输出端Q4中，并将该次产生的控制数据保存至存储寄存器的输出端Q3中；响应技术人员的操作指令，上位机控制端第五次发送第一时钟信号给移位寄存器的时钟输入端；当所述第五次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q4将控制数据移位至存储寄存器的输出端Q5中，并将该次产生的控制数据保存至存储寄存器的输出端Q4中；响应技术人员的操作指令，上位机控制端第六次发送第一时钟信号给移位寄存器的时钟输入端；当所述第六次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q5将控制数据移位至存储寄存器的输出端Q6中，并将该次产生的控制数据保存至存储寄存器的输出端Q5中；响应技术人员的操作指令，上位机控制端第七次发送第一时钟信号给移位寄存器的时钟输入端；当所述第七次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q6将控制数据移位至存储寄存器的输出端Q7中，并将该次产生的控制数据保存至存储寄存器的输出端Q6中；响应技术人员的操作指令，上位机控制端第八次发送第一时钟信号给移位寄存器的时钟输入端；当所述第八次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q7将控制数据移位至存储寄存器的输出端Q8中，并将该次产生的控制数据保存至存储寄存器的输出端Q7中，移位寄存器工作原理如图5所示。
在一个可行的实现方案中，图2示出了本申请实施例所提供的存储寄存器发送控制数据流程示意图；上述步骤S30中，存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，具体包括以下步骤：
步骤S301，上位机控制端内部的DC/DC芯片输出3.3V电压给D触发器集群的电源引脚，D触发器集群的使能端直接接地，D触发器集群为低电平有效。
步骤S302，存储寄存器的输出端Q1-Q8将控制数据发送给D触发器集群的时钟输入端D1-D8中，其中，存储寄存器的输出端Q1-Q8分别与D触发器集群的时钟输入端D1-D8导通。
步骤S301、302在具体实施时，上位机控制端内部的DC/DC芯片输出3.3V电压给D触发器的电源引脚，上位机控制端与D触发器导通，D触发器的使能输入端直接接地，D触发器数据清零端为低电平有效，存储寄存器的输出端与D触发器集群的时钟输入端导通，D触发器集群的时钟输入端D1-D8用于接收存储寄存器的输出端Q1-Q8中的控制数据，DC/DC芯片串联一个分压电阻R，将上位机控制端的5V电压降至3.3V电压。
在一个可行的实现方案中，上述步骤S40中，上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号，包括：
步骤40在具体实施时，响应技术人员操作指令，上位机控制端将第二时钟信号发送给D触发器集群的时钟输入端，上位机控制端与D触发器集群导通。
在一个可行的实现方案中，图3示出了本申请实施例所提供的D触发器集群的时钟输入端发送控制数据流程示意图；上述步骤S50中，当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端，具体包括以下步骤：
步骤S501，当第二时钟信号处于低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通。
步骤S502，上位机控制端再次发送第二时钟信号给D触发器集群的时钟输入端。
步骤S503，第二时钟信号从低电平转变高电平，D触发器集群的时钟输入端将存储寄存器中控制数据发送给D触发器集群的输出端，其中，D触发器集群的输出端Q1-Q8均包含8路输出。
步骤S501、S502、S503在具体实施时，上位机控制端任意输出引脚将第二时钟信号发送给D触发器集群的时钟输入端D1-D8，上位机控制端输出给第二时钟信号一个低电平，响应第二时钟信号，D触发器集群的时钟输入端D1-D8与D触发器集群的输出端Q1-Q8导通，响应技术人员的操作指令，上位机控制端任意输出引脚再次发送第二时钟信号从低电平转变高电平，第二时钟信号完成一次上升沿，D触发器集群的时钟输入端D1-D8将存储寄存器中控制数据发送给D触发器集群的输出端Q1-Q8。
例如：D触发器集群的时钟输入端接收的第二时钟信号CP＝1时(1为高电平)，D2＝Q1，即D触发器的时钟输入端D2与D触发器集群的输出端Q1导通，在第二时钟信号的作用下，D触发器集群的时钟输入端将从存储寄存器中接收到的控制数据作右向移位，反之，当第二时钟信号CP＝0时，D1＝Q1，D2＝Q2，在第二时钟信号的作用下，D触发器集群的输出端Q2和Q1作左向位移，当CP＝1时控制数据右向移位，CP＝0时控制数据左向移位，进而实现D触发器集群串行输入及串行输出的工作方式，D触发器原理如图6所示。
此外，D触发器集群由8个D触发器组成，D触发器集群不仅能够存储控制数据，且具有移位功能，该功能是数字电路和计算机中重要功能，使用前先将各D触发器的数据端清零，根据脉冲的第二时钟信号将控制数据对应的数码从第一位依次发送到最后一位输出端。
在一个可行的实现方案中，上述步骤S60中，上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，所述第三时钟信号为多级延时信号，包括：
步骤60在具体实施时，响应技术人员的操作指令，上位机控制端将第三时钟信号发送给D触发器集群的时钟输入端D1-D8，D触发器集群的时钟输入端与D触发器集群的输出端Q1-Q8导通，第三时钟控制信号用于控制D触发器集群的输出端Q1-Q8的控制数据输出。
在一个可行的实现方案中，图4示出了本申请实施例所提供的外部组件设备接收控制数据流程示意图；上述步骤S70中，当第三时钟信号从低电平转变高电平时，D触发器集群的输出端将控制数据发送给外部组件设备，具体包括以下步骤：
步骤S701，上位机控制端发送第三时钟信号给D触发器集群的输出端Q1-Q8。
步骤S702，当第三时钟信号从低电平至高电平时，D触发器集群的输出端Q1-Q8的任一输出端将控制数据发送至外部组件设备，其中，任一D触发器集群的输出端均连接多路外部组件设备。
步骤S701、S702在具体实施时，上位机控制端将第三时钟信号发送给D触发器输出端Q1-Q8，响应第三时钟信号，D触发器输出端Q1-Q8通过PIN接口与外部组件设备连接，其中，D触发器输出端Q1-Q8均包含8路输出PIN接口，共连接64路外部组件设备；当上位机控制端给第三时钟信号发送一个从低电平转变高电平的过程，D触发器输出端Q1-Q8完成一次上升沿，D触发器输出端Q1-Q8的任一输出端通过PIN接口将控制数据发送至外部组件设备的接收端，实现远程控制航空航天地面站多种测量设备的开启或关闭。
例如：上位机控制端通过第三时钟信号将低电平转变高电平的过程发送给D触发器输出端Q4输出端，其他D触发器输出端状态仍为0，即000，Q4＝0001，上位机控制端再将第三时钟信号从低电平转变高电平的过程发送给D触发器输出端Q3输出端，Q3＝1、Q4＝1，而Q2＝Q1＝0；经过第三时钟信号四次从低电平转变高电平后，得到Q4 Q3Q2 Q1＝1101，若D触发器集群的输出端为1，则通过PIN接口将控制数据发送至外部组件设备的接收端，同时开启对应的外部组件设备。
图7示出了本申请实施例所提供的一种移位寄存器的多路输出装置结构示意图，如图7所示，上述装置包括：
第一信号模块801，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，第一时钟信号为多级延时信号；
第一发送模块802，当第一时钟信号从低电平转变高电平时，上位机控制端将移位寄存器中的控制数据发送至存储寄存器中；
第二发送模块803，存储寄存器的输出端将上位机控制端的控制数据发送给D触发器集群的时钟输入端，D触发器集群由8个D触发器组成；
第二信号模块804，上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号；
第三发送模块805，当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
第三信号模块806，上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，第三时钟信号为多级延时信号；
第四发送模块807，当第三时钟信号从低电平转变高电平时，D触发器输出端将控制数据发送给外部组件设备。
本申请实施例所提供的装置可以为设备上的特定硬件或者安装于设备上的软件或固件等。本申请实施例所提供的装置，其实现原理及产生的技术效果和前述方法实施例相同，为简要描述，装置实施例部分未提及之处，可参考前述方法实施例中相应内容。所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，前述描述的系统、装置和单元的具体工作过程，均可以参考上述方法实施例中的对应过程，在此不再赘述。
对应于图1中的移位寄存器的多路输出方法，本申请实施例还提供了一种计算机设备90，图8，如图8所示，该设备包括存储器901、处理器902及存储在该存储器901上并可在该处理器902上运行的计算机程序，其中，上述处理器902执行上述计算机程序时实现上述的方法。
上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，第一时钟信号为多级延时信号；
当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中；
存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，D触发器集群由8个D触发器组成；
上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号；
当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，第三时钟信号为多级延时信号；
当第三时钟信号从低电平转变高电平时，D触发器集群的输出端将控制数据发送给外部组件设备。
对应于图1中的移位寄存器的多路输出方法，本申请实施例还提供了一种计算机可读存储介质，该计算机可读存储介质上存储有计算机程序，该计算机程序被处理器运行时执行以下步骤：
上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，第一时钟信号为多级延时信号；
当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器中；
存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，D触发器集群由8个D触发器组成；
上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，第二时钟信号为多级延时信号；
当第二时钟信号从低电平转变高电平时，D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，第三时钟信号为多级延时信号；
当第三时钟信号从低电平转变高电平时，D触发器集群的输出端将控制数据发送给外部组件设备。
在本申请实施例中，该计算机程序被处理器运行时还可以执行其它机器可读指令，以执行本申请中其它所述的方法，关于具体执行的方法步骤和原理参见上述的说明，在此不再详细赘述。
在本申请所提供的实施例中，应该理解到，所揭露方法和装置，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，又例如，多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些通信接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请提供的实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
所述功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释，此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。
最后应说明的是：以上所述实施例，仅为本申请的具体实施方式，用以说明本申请的技术方案，而非对其限制，本申请的保护范围并不局限于此，尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，其依然可以对前述实施例所记载的技术方案进行修改或可轻易想到变化，或者对其中部分技术特征进行等同替换；而这些修改、变化或者替换，并不使相应技术方案的本质脱离本申请实施例技术方案的精神和范围。都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。
Claims (10)
1.一种移位寄存器的多路输出方法，其特征在于，所述方法包括：
上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，所述第一时钟信号为多级延时信号；
当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中；
所述存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成；
上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，所述第二时钟信号为多级延时信号；
当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，所述第三时钟信号为多级延时信号；
当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备。
2.根据权利要求1所述的方法，其特征在于，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器时钟的输入端，包括：
所述上位机控制端内部的DC/DC芯片输出3.3V电压给移位寄存器的电源VCC引脚供电；
响应技术人员的操作指令，上位机控制端的任意输出引脚将第一时钟信号发送给移位寄存器的时钟输入端。
3.根据权利要求1所述的方法，其特征在于，当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中，包括：
当第一时钟信号从低电平转变高电平时，移位寄存器将控制数据发送至存储寄存器的输出端Q1中；
响应技术人员的操作指令，上位机控制端再次发送第一时钟信号给移位寄存器的时钟输入端；
当所述再次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q1将控制数据移位至存储寄存器的输出端Q2中，并将该次产生的控制数据保存至存储寄存器的输出端Q1中；
响应技术人员的操作指令，上位机控制端第三次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第三次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q2将控制数据移位至存储寄存器的输出端Q3中，并将该次产生的控制数据保存至存储寄存器的输出端Q2中；
响应技术人员的操作指令，上位机控制端第四次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第四次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q3将控制数据移位至存储寄存器的输出端Q4中，并将该次产生的控制数据保存至存储寄存器的输出端Q3中；
响应技术人员的操作指令，上位机控制端第五次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第五次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q4将控制数据移位至存储寄存器的输出端Q5中，并将该次产生的控制数据保存至存储寄存器的输出端Q4中；
响应技术人员的操作指令，上位机控制端第六次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第六次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q5将控制数据移位至存储寄存器的输出端Q6中，并将该次产生的控制数据保存至存储寄存器的输出端Q5中；
响应技术人员的操作指令，上位机控制端第七次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第七次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q6将控制数据移位至存储寄存器的输出端Q7中，并将该次产生的控制数据保存至存储寄存器的输出端Q6中；
响应技术人员的操作指令，上位机控制端第八次发送第一时钟信号给移位寄存器的时钟输入端；
当所述第八次发送的第一时钟信号从低电平转变高电平时，所述存储寄存器的输出端Q7将控制数据移位至存储寄存器的输出端Q8中，并将该次产生的控制数据保存至存储寄存器的输出端Q7中。
4.根据权利要求1所述的方法，其特征在于，存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成，包括：
上位机控制端内部的DC/DC芯片输出3.3V电压给D触发器集群的电源引脚，所述D触发器集群的使能端直接接地，所述D触发器集群为低电平有效；
所述存储寄存器的输出端Q1-Q8将控制数据发送给D触发器集群的时钟输入端D1-D8中，其中，存储寄存器的输出端Q1-Q8分别与D触发器集群的时钟输入端D1-D8导通。
5.根据权利要求1所述的方法，其特征在于，当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端，包括：
当第二时钟信号处于低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通；
所述上位机控制端再次发送第二时钟信号给D触发器集群的时钟输入端；
所述第二时钟信号从低电平转变高电平，所述D触发器集群的时钟输入端将存储寄存器中控制数据发送给D触发器集群的输出端，其中，所述D触发器集群的输出端Q1-Q8均包含8路输出。
6.根据权利要求1所述的方法，其特征在于，当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备，包括：
上位机控制端发送第三时钟信号给D触发器输出端Q1-Q8；
当第三时钟信号从低电平至高电平时，所述D触发器输出端Q1-Q8的任一输出端将控制数据发送至外部组件设备，其中，任一D触发器输出端均连接多路外部组件设备。
7.一种移位寄存器的多路输出装置，其特征在于，所述装置包括：
第一信号模块，上位机控制端响应技术人员操作指令，将第一时钟信号发送给移位寄存器的时钟输入端，所述第一时钟信号为多级延时信号；
第一发送模块，当第一时钟信号从低电平转变高电平时，所述移位寄存器将控制数据发送至存储寄存器中；
第二发送模块，所述存储寄存器的输出端将控制数据发送给D触发器集群的时钟输入端，所述D触发器集群由8个D触发器组成；
第二信号模块，上位机控制端响应技术人员操作指令，将第二时钟信号发送给D触发器集群的时钟输入端，所述第二时钟信号为多级延时信号；
第三发送模块，当第二时钟信号从低电平转变高电平时，所述D触发器集群的时钟输入端将控制数据发送给D触发器集群的输出端；
第三信号模块，上位机控制端响应技术人员的操作指令，将第三时钟信号发送给D触发器集群的时钟输入端，所述第三时钟信号为多级延时信号；
第四发送模块，当第三时钟信号从低电平转变高电平时，所述D触发器集群的输出端将所述控制数据发送给外部组件设备。
8.一种移位寄存器的多路输出装置，其特征在于，第三发送模块包括：
触发器第一联接单元，当第二时钟信号处于低电平，D触发器集群的时钟输入端与D触发器集群的输出端导通；
触发器第二联接单元，所述上位机控制端再次发送第二时钟信号给D触发器集群的时钟输入端；
触发器发送单元，所述第二时钟信号从低电平转变高电平，所述D触发器集群的时钟输入端将存储寄存器中控制数据发送给D触发器集群的输出端，其中，所述D触发器集群的输出端Q1-Q8均包含8路输出。
9.一种计算机设备，包括存储器、处理器及存储在所述存储器上并可在所述处理器上运行的计算机程序，其特征在于，所述处理器执行所述计算机程序时实现上述权利要求1至6中任一项所述的方法的步骤。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质上存储有计算机程序，所述计算机程序被处理器运行时执行如权利要求1至6任一项所述方法的步骤。
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