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CN113471196B - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

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CN113471196B
CN113471196B CN202110274626.1A CN202110274626A CN113471196B CN 113471196 B CN113471196 B CN 113471196B CN 202110274626 A CN202110274626 A CN 202110274626A CN 113471196 B CN113471196 B CN 113471196B
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Abstract

本公开提供一种半导体结构及其形成方法。该半导体结构包括：一隔离结构，设置于一半导体基板中；一栅极电极和一电阻电极，设置于该半导体基板中，其中该隔离结构设置于该栅极电极和该电阻电极之间，且该隔离结构离该电阻电极比离该栅极电极更近。一源/漏极(S/D)区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该S/D区域电性连接至该电阻电极。一导电结构，设置于该半导体基板中及该隔离结构之上，其中该S/D区域通过该导电结构电性连接至该电阻电极。

Description

半导体结构及其形成方法
技术领域
本申请案主张2020年3月30日申请的美国正式申请案第16/834,673号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开涉及一种半导体结构及其形成方法。特别是涉及一种实现一组串联连接的晶体管和电阻的半导体结构及其形成方法。
背景技术
半导体元件对于许多现代应用至关重要。随着电子技术的进步，在半导体元件尺寸越来越小的同时，也提供了更多的功能性且包括了更大量的集成电路。由于半导体元件的微型化，提供不同功能的各种类型和尺寸的半导体元件被整合并封装到单一模块中。此外，实现数种制造操作以整合各种类型的半导体元件。
然而，半导体元件的制造和整合涉及许多复杂的步骤和操作。半导体元件中的整合变得越来越复杂。半导体元件在制造和整合上复杂性的增加可能引起问题。例如，由传统制造流程所形成的收缩电阻(shrinking resistor)的片电阻可能不足。因此，需要持续改进半导体元件的制造过程，才能解决所述问题。
上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不组成本公开的先前技术，且上文的“先前技术”的任何说明均不应做为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括：一隔离结构，设置于一半导体基板中；一栅极电极和一电阻电极，设置于该半导体基板中，其中该隔离结构设置于该栅极电极和该电阻电极之间，且该隔离结构离该电阻电极比离该栅极电极更近；一源/漏极(S/D)区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该S/D区域电性连接至该电阻电极；以及一导电结构，设置于该半导体基板中及该隔离结构之上，其中该S/D区域通过该导电结构电性连接至该电阻电极。
在一些实施例中，该半导体结构还包括一井区，设置于该半导体基板中，其中该电阻电极设置于该井区之上。
在一些实施例中，该井区邻接该隔离结构。
在一些实施例中，该半导体结构还包括一介电层，设置于该半导体基板之上，其中该介电层的一第一部分延伸于该栅极电极和该半导体基板之间。
在一些实施例中，该介电层的一第二部分延伸于该电阻电极和该半导体基板之间。
在一些实施例中，该半导体结构还包括一层间介电(inter-layer dielectric；ILD)层，设置于该半导体基板之上；以及一内连线结构，设置于该层间介电层之上，其中该S/D区域通过该内连线结构电性连接至该电阻电极。
在一些实施例中，该内连线结构包括：一第一导电通孔，设置于该层间介电层中；一第二导电通孔，设置于该层间介电层中；一第一导电层，设置于该层间介电层和该第一导电通孔之上；以及一第二导电层，设置于该层间介电层和该第二导电通孔之上。
本公开的另一实施例提供一种半导体结构。该半导体结构包括：一栅极电极和一电阻电极，设置于一半导体基板中，其中该栅极电极的一掺杂剂浓度大于该电阻电极的一掺杂剂浓度；一隔离结构，设置于该半导体基板中，其中该隔离结构隔开该栅极电极和该电阻电极；一源/漏极(S/D)区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该S/D区域电性连接至该电阻电极；以及一导电结构，设置于该半导体基板中和该隔离结构之上，其中该导电结构与该S/D区域和该电阻电极直接接触。
在一些实施例中，该电阻电极的一宽度大于该栅极电极的一宽度。
在一些实施例中，该半导体结构还包括一井区，设置于该半导体基板中，其中该电阻电极设置于该井区之上，且该井区的一导电类型与该S/D区域的一导电类型相同。
在一些实施例中，该半导体结构还包括：一介电层，设置于该半导体基板之上，其中该栅极电极通过该介电层的一第一部份与该半导体基板分离，且该电阻电极通过该介电层的一第二部份与该井区分离。
在一些实施例中，该介电层覆盖该隔离结构。
在一些实施例中，该半导体结构还包括：一层间介电层，设置于该半导体基板之上；以及一内连线结构，设置于该层间介电层之上，其中该S/D区域通过该内连线结构电性连接至该电阻电极。该内连线结构包括：一第一导电通孔，设置于该层间介电层中；一第二导电通孔，设置于该层间介电层中；一第一导电层，设置于该层间介电层和该第一导电通孔之上；以及一第二导电层，设置于该层间介电层和该第二导电通孔之上。
本公开的另一实施例提供一种半导体结构的形成方法。该方法包括：形成一隔离结构于一半导体基板中；凹陷该半导体基板以形成一第一开口和一第二开口，其中该第一开口和该第二开口位于该隔离结构的相对两侧上，且该第二开口的一宽度大于该第一开口的一宽度；形成一电极层于该半导体基板之上，其中该电极层填充该第一开口和该第二开口；研磨该电极层以形成一栅极电极于该第一开口中及一电阻电极于该第二开口中；形成一源/漏极(S/D)区域于该半导体基板中，其中该S/D区域位于该栅极电极和该隔离结构之间；以及形成一导电结构于该半导体基板中及该隔离结构之上，其中该导电结构与该S/D区域和该电阻电极直接接触。
在一些实施例中，该半导体结构的形成方法包括：在形成该第一开口和该第二开口之前，形成一井区于该半导体基板中，其中该井区的一底表面高于该隔离结构的一底表面，且该第二开口是通过移除该井区的一上部分而形成。
在一些实施例中，在凹陷该半导体基板之后，该第二开口暴露出该隔离结构的一侧壁。
在一些实施例中，该半导体结构的形成方法还包括：在形成该电极层之前，沉积一介电层于该半导体基板之上，其中该介电层延伸至该第一开口和该第二开口中。
在一些实施例中，该半导体结构的形成方法还包括：在研磨该电极层之前，在该电极层上进行一离子植入制程。
在一些实施例中，该半导体结构的形成方法还包括：形成一层间介电层于该半导体基板之上；蚀刻该层间介电层以形成暴露出该S/D区域的一第三开口和暴露出该电阻电极的一第四开口；以及形成一内连线结构于该开口中及该层间介电层之上，其中该内连线结构用于电性连接该S/D区域和该电阻电极。
在一些实施例中，形成该导电结构包括：在研磨该电极层之后，蚀刻该隔离结构的一上部分以形成一第五开口；以及在形成该S/D区域之前，形成一导电结构于该第五开口中，其中该导电结构用于电性连接该电阻电极和该S/D区域。
在本公开中提供了半导体结构的实施例。该半导体结构包括串联连接并通过集成制程形成的晶体管和电阻。特别地，晶体管的栅极和电阻的电阻电极是通过相同的制程步骤形成于半导体基板中。因此，在不使用额外的掩膜或制程步骤的情况下，该电阻可以具有高的片电阻(sheet resistance)。其结果，可降低相关成本并改善半导体结构的性能。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。组成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可做为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
本公开各方面可配合以下图式及详细说明阅读以便了解。要强调的是，依照工业上的标准惯例，各个部件(feature)并未按照比例绘制。事实上，为了清楚的讨论，可能任意的放大或缩小各个部件的尺寸。
图1是根据一些实施例显示半导体结构的剖面图。
图2显示图1中半导体结构的电路图。
图3是根据一些实施例显示经修改的半导体结构的剖面图。
图4是根据一些实施例显示形成半导体结构的方法流程图。
图5是根据一些实施例显示在形成半导体结构期间形成隔离结构和井区的中间阶段剖面图。
图6是根据一些实施例显示在形成半导体结构期间形成开口于隔离结构之间的中间阶段剖面图。
图7是根据一些实施例显示在形成半导体结构期间形成介电层的中间阶段剖面图。
图8是根据一些实施例显示在形成半导体结构期间形成电极层的中间阶段剖面图。
图9是根据一些实施例显示在形成半导体结构期间在电极层上进行离子植入制程的中间阶段剖面图。
图10是根据一些实施例显示在形成半导体结构期间在电极层上进行离子植入制程的中间阶段剖面图。
图11是根据一些实施例显示在形成半导体结构期间研磨电极层的中间阶段剖面图。
图12是根据一些实施例显示在形成半导体结构期间形成源/漏极区域的中间阶段剖面图。
图13是根据一些实施例显示在形成半导体结构期间形成层间介电层的中间阶段剖面图。
图14是根据一些实施例显示在形成半导体结构期间形成图案化掩膜于层间介电层之上的中间阶段剖面图。
图15是根据一些实施例显示在形成半导体结构期间部分地移除层间介电层和介电层的中间阶段剖面图。
图16是根据一些实施例显示在形成半导体结构期间在电极层上进行离子植入制程的中间阶段剖面图。
图17是根据一些实施例显示在形成半导体结构期间在电极层上进行离子植入制程的中间阶段剖面图。
图18是根据一些实施例显示在形成半导体结构期间形成开口于半导体基板中的中间阶段剖面图。
图19是根据一些实施例显示在形成半导体结构期间形成导电层的中间阶段剖面图。
图20是根据一些实施例显示在形成半导体结构期间形成导电结构的中间阶段剖面图。
图21是根据一些实施例显示在形成半导体结构期间形成源/漏极区域的中间阶段剖面图。
图22是根据一些实施例显示在形成半导体结构期间形成层间介电层的中间阶段剖面图。
图23是根据一些实施例显示在形成半导体结构期间形成图案化掩膜于层间介电层之上的中间阶段剖面图。
图24是根据一些实施例显示在形成半导体结构期间部分地移除层间介电层和介电层的中间阶段剖面图。
其中，附图标记说明如下：
10：方法
100：晶体管
100N：N型金属氧化物半导体晶体管
100P：P型金属氧化物半导体晶体管
101：基板
101T：顶表面
103：井区
105a：隔离结构
105b：隔离结构
105c：隔离结构
107：图案化掩膜
110a：开口
110a'：开口
110b：开口
110b'：开口
113：介电层
113'：介电层
115：电极层
115a：栅极电极
115b：电阻电极
117：图案化掩膜
119：图案化掩膜
121a：源/漏极区域
121b：源/漏极区域
123：层间介电层
123'：层间介电层
125：图案化掩膜
130a：开口
130b：开口
130c：开口
130d：开口
133a：导电通孔
133b：导电通孔
133c：导电通孔
133d：导电通孔
135a：导电层
135b：导电层
135c：导电层
137：内连线结构
139：图案化掩膜
140：开口
143：导电层
145：导电结构
160：离子植入制程
170：离子植入制程
180：离子植入制程
190：离子植入制程
200：电阻
300a：半导体结构
300b：半导体结构
B1：底表面
B2：底表面
S11：步骤
S13：步骤
S15：步骤
S17：步骤
S19：步骤
S21：步骤
S23：步骤
S25：步骤
SW1：第一侧壁
SW2：第二侧壁
W1：宽度
W2：宽度
W3：宽度
W4：宽度
具体实施方式
以下揭示提供许多不同的实施例或是例子来实现本公开实施例的不同部件。以下描述具体的元件及其排列的例子以简化本公开实施例。当然这些仅是例子且不该以此限定本公开实施例的范围。例如，在描述中提及第一个部件形成于第二个部件“之上”或“上”时，其可能包括第一个部件与第二个部件直接接触的实施例，也可能包括两者之间有其他部件形成而没有直接接触的实施例。此外，本公开可能在不同实施例中重复参照符号及/或标记。这些重复是为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间的关系。
此外，其中用到与空间相关的用词，例如：“在…下方”、“下方”、“较低的”、“之上”、“较高的”、及其相似的用词是为了便于描述图式中所示的一个元件或部件与另一个元件或部件之间的关系。这些空间关系词是用以涵盖图式所描绘的方位之外的使用中或操作中的元件的不同方位。装置可能被转向不同方位(旋转90度或其他方位)，则其中使用的空间相关形容词也可相同地照着解释。
图1是根据一些实施例显示半导体结构300a的剖面图。如图1所示，半导体结构300a包括晶体管100和电阻200。根据一些实施例，在半导体结构300a中，多个隔离结构105a、105b、和105c设置于半导体基板101中，隔离结构105a和105b定义晶体管100的主动区域，而隔离结构105b和105c定义电阻200的主动区域。应注意的是，每一个半导体结构的隔离结构的数量不限于三个，且可以更少或更多。
在一些实施例中，半导体结构300a也包括位于晶体管100的主动区域(即，隔离结构105a和105b之间)中的栅极电极115a和源/漏极(S/D)区域121a、121b。栅极电极115a位于S/D区域121a和121b之间，且栅极电极115a和S/D区域121a、121b设置于半导体基板101中。
在一些实施例中，半导体结构300a也包括位于电阻200的主动区域(即，在隔离结构105b和105c之间)中的井区103和电阻电极115b。井区103和电阻电极115b设置于半导体基板101中，且电阻电极115b设置于井区103之上。此外，井区103邻接隔离结构105b和105c。应注意的是，根据一些实施例，位于晶体管100和电阻200的主动区域之间的隔离结构105b离电阻电极115b比离栅极电极115a更近。
此外，根据一些实施例，半导体结构300a包括设置于半导体基板101之上的介电层113'。特别地，介电层113'具有位于半导体基板101的顶表面101T下方的第一部分和第二部分，第一部分位于栅极电极115a和半导体基板101之间，而第二部分位于电阻电极115b和半导体基板101之间。在一些实施例中，栅极电极115a通过介电层113'的第一部分与半导体基板101分离，且电阻电极115b通过介电层113'的第二部分与半导体基板101中的井区103分离。
此外，在一些实施例中，电阻电极115b通过介电层113'的第二部分与隔离结构105b和105c分离。在一些实施例中，介电层113'覆盖隔离结构105a、105b、和105c，且介电层113'部分地覆盖S/D区域121a和121b。
仍参照图1，根据一些实施例，半导体结构300a包括设置于介电层113'之上的层间介电(ILD)层123'和设置于ILD层123'之上的内连线结构137。更具体地，内连线结构137包括多个导电通孔133a、133b、133c、和133d以及多个导电层135a、135b、和135c。
在一些实施例中，导电通孔133a、133b、133c、和133d设置于ILD层123'中，且导电层135a、135b、和135c设置于ILD层123'之上。在一些实施例中，导电通孔133a和133b穿透ILD层123'和介电层113'以电性连接S/D区域121a和121b，且导电通孔133c和133d穿透ILD层123'以电性连接电阻电极115b。特别地，导电通孔133a设置于S/D区域121a之上，且导电层135a设置于导电通孔133a之上。S/D区域121a通过导电通孔133a电性连接至导电层135a，且导电层135a用以将S/D区域121a电性连接至其他元件。
在一些实施例中，导电通孔133b设置于S/D区域121b之上，导电通孔133c设置于电阻电极115b邻近隔离结构105b的部分之上，且导电层135b设置于导电通孔133b和133c之上。导电层135b覆盖导电通孔133b和133c。应注意的是，晶体管100的S/D区域121b通过内连线结构137(即，导电通孔133b、导电层135b、和导电通孔133c)电性连接至电阻200的电阻电极115b。因此，晶体管100和电阻200串联连接。
在一些实施例中，导电通孔133d设置于电阻电极115b邻近隔离结构105c的部分之上，且导电层135c设置于导电通孔133d之上。电阻电极115b通过导电通孔133d电性连接至导电层135c，且导电层135c用以将电阻200电性连接至其他元件。
图2是图1中半导体结构300a的电路图。如图1和图2所示，半导体结构300a的晶体管100可为P型金属氧化物半导体(P-type metal-oxide-semiconductor；PMOS)晶体管100P，且PMOS晶体管100P与电阻200串联连接。可选地，半导体结构300a的晶体管100可为N型金属氧化物半导体(N-type metal-oxide-semiconductor；NMOS)晶体管100N，且NMOS晶体管100N与电阻200串联连接。
图3是根据一些实施例显示经修改的半导体结构300b的剖面图。类似于图1的半导体结构300a，半导体结构300b包括晶体管100和电阻200。半导体结构300a和300b之间的差异是晶体管100和电阻200的连接方式。
如图3所示，根据一些实施例，半导体结构300b包括设置于半导体基板101中及隔离结构105b之上的导电结构145。在一些实施例中，ILD层123'覆盖导电结构145，且导电结构145设置于晶体管100的S/D区域121b和电阻200的电阻电极115b之间。应注意的是，S/D区121b通过导电结构145电性连接至电阻电极115b。
在一些实施例中，导电结构145与S/D区域121b和电阻电极115b直接接触，且介电层113'未覆盖导电结构145。此外，在一些实施例中，半导体结构300b中未形成导电通孔133b和133c以及导电层135b，且半导体结构300b的内连线结构137包括导电通孔133a、133d、和导电层135a、135c。图2可代表图3所示半导体结构300b的电路图。在一些实施例中，导电结构145是由经掺杂的硅形成，其可通过外延和植入制程来制备。
图4是根据一些实施例显示形成半导体结构300a的方法10流程图，且该方法10包括步骤S11、S13、S15、S17、S19、S21、S23、和S25。图4的步骤S11至S25将结合以下图式进行说明。
图5至图15是根据一些实施例显示形成半导体结构300a期间的中间阶段剖面图。
如图5所示，提供了半导体基板101。半导体基板101可为一半导体晶圆，像是硅晶圆。可选地或额外地，半导体基板101可包括元素半导体材料、化合物半导体材料、及/或合金半导体材料。元素半导体材料的例子可包括但不限于晶体硅、多晶硅、非晶硅、锗、及/或金刚石(dimand)。化合物半导体材料的例子可包括但不限于碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、及/或锑化铟。合金半导体材料的例子可包括但不限于SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP。
在一些实施例中，半导体基板101包括一外延层。例如，半导体基板101具有覆盖块状半导体的一外延层。在一些实施例中，半导体基板101为一绝缘体上半导体(semiconductor-on-insulator)基板，其可包括一基板、位于该基板之上的一埋藏氧化层、及位于该埋藏氧化层之上的一半导体层，像是绝缘体上覆硅(silicon-on-insulator；SOI)基板、绝缘体上覆硅锗(silicon germanium-on-insulator；SGOI)基板、或绝缘体上覆锗(germanium-on-insulator；GOI)基板。可使用氧植入隔离(separation by implantationoxygen；SIMOX)、晶圆接合、及/或其他合适的方式来制造绝缘体上半导体基板。
仍参照图5，根据一些实施例，形成隔离结构105a、105b、105c于半导体基板101中，并形成井区103于隔离结构105b和105c之间。在一些实施例中，隔离结构105a、105b、和105c是浅沟槽隔离(shallow trench isolation；STI)结构。此外，隔离结构105a、105b、和105c可以由氧化硅、氮化硅、氮氧化硅(SiON)、或另一种合适的介电材料组成，且隔离结构105a、105b、和105c的形成可包括形成图案化掩膜(未显示)于半导体基板101之上、通过使用图案化掩膜作为掩膜来蚀刻半导体基板101以形成开口(未显示)、沉积介电材料于开口中及半导体基板101之上、并研磨介电材料直到暴露出半导体基板101。
在一些实施例中，通过离子植入制程形成井区103，且可将像是硼(B)、镓(Ga)、或铟(In)的P型掺杂剂、或像是磷(P)或砷(As)的N型掺杂剂植入半导体基板101位于隔离结构105b和105c之间的部分以形成井区103(可通过使用图案化掩膜来进行离子植入制程，所述图案化掩膜覆盖半导体基板101位于隔离结构105a和105b之间的部分)。相应的步骤显示为图4所示方法10中的步骤S11。
在一些实施例中，在形成井区103之前形成隔离结构105a、105b、和105c。在一些其他实施例中，在形成隔离结构105a、105b、和105c之前形成井区103。此外，根据一些实施例，井区103的底表面B1高于隔离结构105a、105b、和105c的底表面B2。
接下来，如图6所示，根据一些实施例，形成图案化掩膜107于半导体基板101之上，并通过使用图案化掩膜107作为蚀刻掩膜来凹陷半导体基板101以形成开口110a和110b。在一些实施例中，开口110a位于隔离结构105a和105b之间，且开口110b位于隔离结构105b和105b之间。相应的步骤显示为图4所示方法10中的步骤S13。
可通过沉积制程和图案化制程来形成图案化掩膜107。用于形成图案化掩膜107的沉积制程可为化学气相沉积(chemical vapor deposition；CVD)制程、高密度等离子体化学气相沉积(high-density plasma chemical vapor deposition；HDPCVD)制程、旋涂制程、或另一种可应用的制程。用于形成图案化掩膜107的图案化制程可包括微影制程和蚀刻制程。微影制程可包括光阻涂布(例如：旋涂式涂布)、软烤、光罩对准、曝光、曝光后烘烤、光阻显影、冲洗和干燥(例如：硬烤)。蚀刻制程可包括干蚀刻制程或湿蚀刻制程。
在形成图案化掩膜107之后，通过蚀刻制程部分地移除半导体基板101被图案化掩膜107暴露的部分。蚀刻制程可为湿蚀刻制程、干蚀刻制程、或前述的组合。在一些实施例中，通过移除井区103的上部分来形成开口110b，使得开口110b形成于所得的井区103之上。
在一些实施例中，开口110b部分地暴露出隔离结构105b和105c的侧壁。例如，隔离结构105b具有面对隔离结构105a的第一侧壁SW1和面对隔离结构105c的第二侧壁SW2。半导体结构101覆盖第一侧壁SW1，而开口110b部分地暴露出第二侧壁SW2。此外，根据一些实施例，开口110a具有宽度W1，开口110b具有宽度W2，且宽度W2大于宽度W1。在形成开口110a和110b之后，可移除图案化掩膜107。
如图7所示，根据一些实施例，沉积介电层113于半导体基板101之上。在一些实施例中，介电层113共形地沉积于开口110a和110b中，例如在开口110a和110b的侧壁和底表面上，且介电层113覆盖隔离结构105a、105b、和105c。相应的步骤显示为图4所示方法10中的步骤S15。在形成介电层113之后，获得缩小的开口110a'和110b'。
在一些实施例中，介电层113包括氧化硅、碳化硅、氮化硅、氮氧化硅、或前述的多层。在一些实施例中，介电层113是由高介电常数(high-k)介电材料组成，例如氧化铪、氧化镧、氧化铝、氧化锆、或其类似材料。此外，可通过共形沉积制程来沉积介电层113，像是CVD制程、原子层沉积(atomic layer deposition；ALD)制程、等离子体增强化学气相沉积(plasma-enhanced chemical vapor deposition；PECVD)制程、另一种可应用的制程、或前述的组合。
如图8所示，根据一些实施例，在形成介电层113之后，形成电极层115于介电层113之上，并通过电极层115填充半导体基板101中的开口110a'和110b'(参照图7)。相应的步骤显示为图4所示方法10中的步骤S17。
在一些实施例中，电极层115是由像是多晶硅的半导体材料组成。在一些实施例中，使用CVD制程、ALD制程、溅镀制程、或一种或多种其他可应用的制程来沉积电极层115于介电层113之上。
接下来，如图9所示，根据一些实施例，形成图案化掩膜117以覆盖位于隔离结构105b和105c之间的主动区域(即，随后形成的电阻200的主动区域)，且在电极层115被图案化掩膜117暴露的部分上进行离子植入制程160。在一些实施例中，图案化掩膜117覆盖电极层115位于井区103之上的部分。
用于形成图案化掩膜117的一些制程与用于形成图案化掩膜107(参照图6)的那些制程相似或相同，在此不再重复其细节。在离子植入制程160期间，使用图案化掩膜117作为植入掩膜，将像是硼(B)、镓(Ga)、或铟(In)的P型掺杂剂、或像是磷(P)或砷(As)的N型掺杂剂引入电极层115中。在离子植入制程160之后，可移除图案化掩膜117。
然后，如图10所示，根据一些实施例，形成图案化掩膜119以覆盖隔离结构105a和105b之间的主动区域(即，随后形成的晶体管100的主动区域)，且在电极层115被图案化掩膜119暴露的部分上进行离子植入制程170。在替代实施例中，在离子植入制程160之前进行离子植入制程170。相应的步骤显示为图4所示方法10中的步骤S19。
用于形成图案化掩膜119的一些制程与用于形成图案化掩膜107(参照图6)的那些制程相似或相同，在此不再重复其细节。在离子植入制程170期间，使用图案化掩膜119作为植入掩膜，将像是硼(B)、镓(Ga)、或铟(In)的P型掺杂剂、或像是磷(P)或砷(As)的N型掺杂剂引入电极层115中。
应注意的是，根据一些实施例，相较于电极层115位于隔离结构105b和105c之间的部分，电极层115位于隔离结构105a和105b之间的部分经重度掺杂以增加导电性。在一些实施例中，离子植入制程160的剂量大于离子植入制程170的剂量。在离子植入制程170之后，可移除图案化掩膜119。此外，可使用退火制程来活化植入的掺杂剂。
随后，如图11所示，根据一些实施例，在电极层115上进行研磨制程以形成栅极电极115a于开口110a'(参照图7)中及电阻电极115b于开口110b'(参照图7)中。在一些实施例中，进行研磨制程直到暴露出介电层113，并移除介电层113之上电极层115的多余部分。相应的步骤显示为图4所示方法10中的步骤S21。
在一些实施例中，研磨制程为一化学机械研磨(chemical mechanicalpolishing；CMP)制程。在一些实施例中，栅极电极115a具有宽度W3，电阻电极115b具有宽度W4，且宽度W4大于宽度W3。此外，栅极电极115a所需的导电率高于电阻电极115b所需的导电率。因此，如上所述，栅极电极115a的掺杂剂浓度大于电阻电极115b的掺杂剂浓度。
如图12所示，根据一些实施例，在形成栅极电极115a和电阻电极115b之后，形成S/D区域121a和121b于半导体基板101中及栅极电极115a的相对两侧上。可通过离子植入及/或扩散来形成S/D区域121a和121b，且可使用像是快速热退火(rapid thermal annealing；RTA)制程的退火制程来活化植入的掺杂剂。相应的步骤显示为图4所示方法10中的步骤S23。
在一些实施例中，S/D区域121a和121b以及井区103中掺杂有一种或多种P型掺杂剂，例如硼(B)、镓(Ga)、或铟(In)。在替代实施例中，S/D区域121a和121b以及井区103中掺杂有一种或多种N型掺杂剂，例如磷(P)或砷(As)。
图13所示，根据一些实施例，形成ILD层123于图12的结构之上。在一些实施例中，ILD层123是由氧化硅、氮化硅、氮氧化硅、磷硅玻璃(phosphosilicate glass；PSG)、硼磷硅玻璃(borophosphosilicate glass；BPSG)、低介电常数(low-k)介电材料、及/或另一种可应用的介电材料组成。此外，可通过CVD制程、物理气相沉积(physical vapor deposition；PVD)制程、ALD制程、旋涂制程、或另一种可应用的制程来形成ILD层123。
接下来，如图14所示，根据一些实施例，形成图案化掩膜125于ILD层123之上。在一些实施例中，图案化掩膜125具有开口，且图案化掩膜125的开口暴露出ILD层123的一部分。用于形成图案化掩膜125的一些制程与用于形成图案化掩膜107(参照图6)的那些制程相似或相同，在此不再重复其细节。
然后，如图15所示，根据一些实施例，使用图案化掩膜125作为掩膜，在ILD层123和介电层113上进行蚀刻制程。在蚀刻制程之后，形成具有开口130a和130d的经蚀刻的介电层113'和经蚀刻的ILD层123'。在一些实施例中，开口130a和130b穿透ILD层123'和介电层113'，且开口130a和130b分别暴露出S/D区域121a和121b。在一些实施例中，开口130c和130d穿透ILD层123，且开口130c和130d部分地暴露出电阻电极115b。在形成开口130a、130b、130c、和130d之后，获得经蚀刻的ILD层123'和经蚀刻的介电层113'。
回去参照图1，根据一些实施例，形成内连线结构137于ILD层123'之上。如上所述，内连线结构137包括导电通孔133a、133b、133c、和133d以及导电层135a、135b、和135c。在一些实施例中，分别形成导电通孔133a、133b、133c、和133d于开口130a、130b、130c、和130d中，并形成导电层135a、135b、和135c于ILD层123'之上以覆盖导电通孔133a、133b、133c、和133d。相应的步骤显示为图4所示方法10中的步骤S25。
在一些实施例中，内连线结构137是由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金、或前述的组合组成。可选地，可使用其他可应用的导电材料。此外，可通过一个或多个沉积制程以及随后的图案化制程来形成内连线结构137。沉积制程可为CVD制程、PVD制程、ALD制程、金属有机化学气相沉积(metal organic CVD；MOCVD)制程、溅镀制程、电镀制程、或另一种可应用的沉积制程，且图案化制程可包括微影制程和蚀刻制程。在一些实施例中，内连线结构137包括多层。
图16至图17是根据一些实施例显示形成半导体结构300a期间的中间阶段剖面图。
在替代实施例中，如图16和图17所示，根据一些实施例，离子植入制程180和190取代离子植入制程160和170(参照图9和10)。如图16所示，在不使用任何植入掩膜的情况下，在图8的结构上进行离子植入制程180。
接下来，如图17所示，根据一些实施例，形成图案化掩膜139以覆盖位于隔离结构105b和105c之间的主动区域(即，随后形成的电阻200的主动区域)，且在电极层115被图案化掩膜139暴露的部分上进行离子植入制程190。用于形成图案化掩膜139的一些制程与用于形成图案化掩膜107(参照图6)的那些制程相似或相同，在此不再重复其细节。
应注意的是，电极层115位于隔离结构105a和105b之间的部分的离子植入比电极层115位于隔离结构105b和105c之间的部分的离子植入多一倍。因此，电极层115位于隔离结构105a和105b之间的部分的掺杂剂浓度大于电极层115位于隔离结构105b和105c之间的部分的掺杂剂浓度。其结果，在所得的半导体结构300a中，栅极电极115a的掺杂剂浓度大于电阻电极115b的掺杂剂浓度。
图18至图20是根据一些实施例显示形成半导体结构300b期间的中间阶段剖面图。
如图18所示，根据一些实施例，在研磨电极层115之后(参照图12)，在隔离结构105b的上部分和介电层113上进行蚀刻制程以形成开口140。可通过使用图案化掩膜(未显示)作为蚀刻掩膜来形成开口140。在一些实施例中，半导体基板101和电阻电极115b被部分蚀刻以形成开口140。
接下来，如图19所示，根据一些实施例，形成导电层143于介电层113'之上，并通过导电层143填充开口140。在一些实施例中，导电层143与电阻电极115b直接接触。
在一些实施例中，导电层143是由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金、另一种可应用的导电材料、或前述的组合组成。此外，可通过CVD制程、PVD制程、ALD制程、电镀制程、溅镀制程、或另一种可应用的制程来形成导电层143。
如图20所示，根据一些实施例，在形成导电层143之后，进行平坦化制程以暴露出栅极电极115a和电阻电极115b，并形成导电结构145于半导体基板101中及隔离结构105b之上。用于形成导电结构145的平坦化制程可包括CMP制程、研磨制程、蚀刻制程、另一个合适的制程、或前述的组合。
根据一些实施例，在平坦化制程之后，介电层113'、栅极电极115a、电阻电极115b、和导电结构145的顶表面与彼此实质上共平面。在本公开的上下文中，用词“实质上(substantially)”意味着优选为至少90％、更优选为95％、进一步更优选为98％、且最优选为99％。
如图21所示，根据一些实施例，在形成栅极电极115a和电阻电极115b之后，形成S/D区域121a和121b于半导体基板101中及栅极电极115a的相对两侧上。可通过离子植入及/或扩散来形成S/D区域121a和121b，且可使用像是快速热退火(RTA)制程的退火制程来活化植入的掺杂剂。相应的步骤显示为图4所示方法10中的步骤S23。
在一些实施例中，S/D区域121a和121b以及井区103中掺杂有一种或多种P型掺杂剂，例如硼(B)、镓(Ga)、或铟(In)。在替代实施例中，S/D区域121a和121b以及井区103中掺杂有一种或多种N型掺杂剂，例如磷(P)或砷(As)。
如图22所示，根据一些实施例，形成ILD层123于图21的结构之上。在一些实施例中，ILD层123是由氧化硅、氮化硅、氮氧化硅、磷硅玻璃(PSG)、硼磷硅玻璃(BPSG)、低介电常数(low-k)介电材料、及/或另一种可应用的介电材料组成。此外，可通过CVD制程、物理气相沉积(PVD)制程、ALD制程、旋涂制程、或另一种可应用的制程来形成ILD层123。
接下来，如图23所示，根据一些实施例，形成图案化掩膜125于ILD层123之上。在一些实施例中，图案化掩膜125具有开口，且图案化掩膜125的开口暴露出ILD层123的一部分。用于形成图案化掩膜125的一些制程与用于形成图案化掩膜107(参照图6)的那些制程相似或相同，在此不再重复其细节。
然后，如图24所示，根据一些实施例，使用图案化掩膜125作为掩膜，在ILD层123和介电层113'上进行蚀刻制程。在蚀刻制程之后，形成具有开口130a和130d的经蚀刻的ILD层123'。在一些实施例中，开口130a穿透ILD层123'和介电层113'，且开口130a暴露出S/D区域121a。在一些实施例中，开口130d穿透ILD层123'，且开口130d部分地暴露出电阻电极115b。在形成开口130a和130d之后，获得经蚀刻的ILD层123'和经蚀刻的介电层113'。
回去参照图3，根据一些实施例，在形成开口130a和130d之后，形成内连线结构137于ILD层123'之上。如上所述，内连线结构137包括导电通孔133a以及导电层135a和135c。在一些实施例中，分别形成导电通孔133a和133d于开口130a和130d中，并形成导电层135a和135c于ILD层123'之上以覆盖导电通孔133a和133d。相应的步骤显示为图4所示方法10中的步骤S25。
在一些实施例中，内连线结构137是由铜(Cu)、铜合金、铝(Al)、铝合金、钨(W)、钨合金、钛(Ti)、钛合金、钽(Ta)、钽合金、或前述的组合组成。可选地，可使用其他可应用的导电材料。此外，可通过一个或多个沉积制程以及随后的图案化制程来形成内连线结构137。沉积制程可为CVD制程、PVD制程、ALD制程、金属有机化学气相沉积(MOCVD)制程、溅镀制程、电镀制程、或另一种可应用的沉积制程，且图案化制程可包括微影制程和蚀刻制程。在一些实施例中，内连线结构137包括多层。
如上所述，由于半导体结构300a和300b之间的晶体管100和电阻200的连接方式不同，因此在ILD层123'中未形成开口130b和130c(参照图15)，因此，半导体结构300b的内连线结构137(参照图3)仅包括导电通孔133a、133d以及导电层135a、135c。然而，在一些其他实施例中，半导体结构300b的内连线结构137包括用于与其他元件电性连接的其他导电元件。
在本公开中提供了半导体结构300a和300b的实施例。半导体结构300a和300b包括串联连接且通过集成制程形成的晶体管100(例如，PMOS晶体管100P或NMOS晶体管100N)和电阻200。特别地，晶体管100的栅极电极115a和电阻200的电阻电极115b是通过相同的制程步骤形成于半导体基板101中。因此，在不使用额外的掩膜或制程步骤的情况下，电阻200可以具有高的片电阻。其结果，可降低相关成本并改善半导体结构300a和300b的性能。
在本公开的一实施例中，提供一种半导体结构。该半导体结构包括：一隔离结构，设置于一半导体基板中；一栅极电极和一电阻电极，设置于该半导体基板中，其中该隔离结构设置于该栅极电极和该电阻电极之间，且该隔离结构离该电阻电极比离该栅极电极更近；一源/漏极(S/D)区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该S/D区域电性连接至该电阻电极；以及一导电结构，设置于该半导体基板中及该隔离结构之上，其中该S/D区域通过该导电结构电性连接至该电阻电极。
在本公开的另一实施例中，提供一种半导体结构。该半导体结构包括：一栅极电极和一电阻电极，设置于一半导体基板中，其中该栅极电极的一掺杂剂浓度大于该电阻电极的一掺杂剂浓度；一隔离结构，设置于该半导体基板中，其中该隔离结构隔开该栅极电极和该电阻电极；一源/漏极(S/D)区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该S/D区域电性连接至该电阻电极；以及一导电结构，设置于该半导体基板中和该隔离结构之上，其中该导电结构与该S/D区域和该电阻电极直接接触。
在本公开的另一实施例中，提供一种半导体结构的形成方法。该方法包括：形成一隔离结构于一半导体基板中；凹陷该半导体基板以形成一第一开口和一第二开口，其中该第一开口和该第二开口位于该隔离结构的相对两侧上，且该第二开口的一宽度大于该第一开口的一宽度；形成一电极层于该半导体基板之上，其中该电极层填充该第一开口和该第二开口；研磨该电极层以形成一栅极电极于该第一开口中及一电阻电极于该第二开口中；形成一源/漏极(S/D)区域于该半导体基板中，其中该S/D区域位于该栅极电极和该隔离结构之间；以及形成一导电结构于该半导体基板中及该隔离结构之上，其中该导电结构与该S/D区域和该电阻电极直接接触。
本公开的实施例具有一些有利特征。藉由通过相同的制程步骤形成晶体管的栅极电极和电阻的电阻电极于半导体基板中，在不使用额外的掩膜或制程步骤的情况下，该电阻可以具有高的片电阻。这显著地降低了相关成本，且可以改善包括晶体管和电阻的半导体结构的性能。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，且以其他制程或前述的组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中该的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文该的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (16)

1.一种半导体结构，包括：
一隔离结构，设置于一半导体基板中；
一栅极电极和一电阻电极，设置于该半导体基板中，其中该隔离结构设置于该栅极电极和该电阻电极之间，且该隔离结构离该电阻电极比离该栅极电极更近；
一源/漏极区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该源/漏极区域电性连接至该电阻电极；
一导电结构，设置于该半导体基板中及该隔离结构之上，其中该源/漏极区域通过该导电结构电性连接至该电阻电极；
一层间介电层，设置于该半导体基板之上；以及
一内连线结构，设置于该层间介电层之上，其中该源/漏极区域通过该内连线结构电性连接至该电阻电极；
该内连线结构包括：
一第一导电通孔，设置于该层间介电层中；
一第二导电通孔，设置于该层间介电层中；
一第一导电层，设置于该层间介电层和该第一导电通孔之上；以及
一第二导电层，设置于该层间介电层和该第二导电通孔之上。
2.如权利要求1所述的半导体结构，还包括：
一井区，设置于该半导体基板中，其中该电阻电极设置于该井区之上。
3.如权利要求2所述的半导体结构，其中，该井区邻接该隔离结构。
4.如权利要求1所述的半导体结构，还包括：
一介电层，设置于该半导体基板之上，其中该介电层的一第一部分延伸于该栅极电极和该半导体基板之间。
5.如权利要求4所述的半导体结构，其中，该介电层的一第二部分延伸于该电阻电极和该半导体基板之间。
6.一种半导体结构，包括：
一栅极电极和一电阻电极，设置于一半导体基板中，其中该栅极电极的一掺杂剂浓度大于该电阻电极的一掺杂剂浓度；
一隔离结构，设置于该半导体基板中，其中该隔离结构隔开该栅极电极和该电阻电极；
一源/漏极，区域，设置于该半导体基板中及该栅极电极和该隔离结构之间，其中该源/漏极区域电性连接至该电阻电极；
一导电结构，设置于该半导体基板中和该隔离结构之上，其中该导电结构与该源/漏极区域和该电阻电极直接接触；
一层间介电层，设置于该半导体基板之上；以及
一内连线结构，设置于该层间介电层之上，其中该源/漏极区域通过该内连线结构电性连接至该电阻电极，其中该内连线结构包括：
一第一导电通孔，设置于该层间介电层中；
一第二导电通孔，设置于该层间介电层中；
一第一导电层，设置于该层间介电层和该第一导电通孔之上；以及
一第二导电层，设置于该层间介电层和该第二导电通孔之上。
7.如权利要求6所述的半导体结构，其中，该电阻电极的一宽度大于该栅极电极的一宽度。
8.如权利要求6所述的半导体结构，还包括：
一井区，设置于该半导体基板中，其中该电阻电极设置于该井区之上，且该井区的一导电类型与该源/漏极区域的一导电类型相同。
9.如权利要求8所述的半导体结构，还包括：
一介电层，设置于该半导体基板之上，其中该栅极电极通过该介电层的一第一部份与该半导体基板分离，且该电阻电极通过该介电层的一第二部份与该井区分离。
10.如权利要求9所述的半导体结构，其中，该介电层覆盖该隔离结构。
11.一种半导体结构的形成方法，包括：
形成一隔离结构于一半导体基板中；
凹陷该半导体基板以形成一第一开口和一第二开口，其中该第一开口和该第二开口位于该隔离结构的相对两侧上，且该第二开口的一宽度大于该第一开口的一宽度；
形成一电极层于该半导体基板之上，其中该电极层填充该第一开口和该第二开口；
研磨该电极层以形成一栅极电极于该第一开口中及一电阻电极于该第二开口中；
形成一源/漏极区域于该半导体基板中，其中该源/漏极区域位于该栅极电极和该隔离结构之间；
形成一导电结构于该半导体基板中及该隔离结构之上，其中该导电结构与该源/漏极区域和该电阻电极直接接触；
形成一层间介电层于该半导体基板之上；
蚀刻该层间介电层以形成暴露出该源/漏极区域的一第三开口和暴露出该电阻电极的一第四开口；以及
形成一内连线结构于该开口中及该层间介电层之上，其中该内连线结构用于电性连接该源/漏极区域和该电阻电极。
12.如权利要求11所述的半导体结构的形成方法，还包括：
在形成该第一开口和该第二开口之前，形成一井区于该半导体基板中，其中该井区的一底表面高于该隔离结构的一底表面，且该第二开口是通过移除该井区的一上部分而形成。
13.如权利要求11所述的半导体结构的形成方法，其中，在凹陷该半导体基板之后，该第二开口暴露出该隔离结构的一侧壁。
14.如权利要求11所述的半导体结构的形成方法，还包括：
在形成该电极层之前，沉积一介电层于该半导体基板之上，其中该介电层延伸至该第一开口和该第二开口中。
15.如权利要求11所述的半导体结构的形成方法，还包括：
在研磨该电极层之前，在该电极层上进行一离子植入制程。
16.如权利要求11所述的半导体结构的形成方法，其中，形成该导电结构包括：
在研磨该电极层之后，蚀刻该隔离结构的一上部分以形成一第五开口；以及
在形成该源/漏极区域之前，形成一导电结构于该第五开口中，其中该导电结构用于电性连接该电阻电极和该源/漏极区域。
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