CN113471149B - 半导体结构及其制备方法 - Google Patents
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Abstract
本发明涉及一种半导体结构及其制备方法。其中，半导体结构的制备方法，包括：提供基底；在基底内形成多个间隔排布的接触孔；在接触孔内形成接触材料层；在接触材料层和基底上形成位线材料层；去除部分位线材料层和部分接触材料层，以形成位线结构,位线结构包括剩余的位线材料层构成的位线层以及剩余的接触材料层构成的接触层，接触层位于接触孔内，位线层跨越接触孔以及接触孔外的基底。本发明可以有效降低位线结构的高度，从而有效防止位线结构在之后的制成过程中倾斜或倒塌。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在半导体存储器件制程中，位线通常通过干法刻蚀形成。在干法刻蚀形成形成位线后，可以通过湿法清洗来去除干法刻蚀造成的一系列有机物。
然而，在湿法清洗过程中，由于溶液的流动，位线之间会有张力存在。张力很容易造成位线倾斜、倒塌现象。
发明内容
基于此，有必要针对在湿法清洗中张力很容易造成位线倾斜、倒塌的问题，提供一种半导体结构及其制备方法。
一种半导体结构的制备方法，包括：
提供基底；
在所述基底内形成多个间隔排布的接触孔；
在所述接触孔内形成接触材料层；
在所述接触材料层和所述基底上形成位线材料层；
去除部分所述位线材料层和部分所述接触材料层，以形成位线结构,所述位线结构包括剩余的所述位线材料层构成的位线层以及剩余的所述接触材料层构成的接触层，所述接触层位于所述接触孔内，所述位线层跨越所述接触孔以及所述接触孔外的所述基底。
在其中一个实施例中，所述在所述基底上形成多个间隔排布的接触孔，包括：
在所述基底上形成介质材料层；
在所述介质材料层上形成第一图形化掩膜层；
基于第一图形化掩膜层，对所述介质材料层和所述基底进行刻蚀，去除部分所述介质材料层和部分所述基底，形成所述接触孔。
在其中一个实施例中，所述在所述接触孔内形成接触材料层之前，包括：
去除保留的所述介质材料层。
在其中一个实施例中，所述去除部分所述位线材料层和部分所述接触材料层，以形成位线结构包括：
在所述位线材料层上形成第二图形化掩膜层；
基于第二图形化掩膜层，对所述位线材料层和所述接触材料层进行刻蚀，去除部分所述位线材料层和部分所述接触材料层，以形成所述位线结构。
在其中一个实施例中，
所述基底具有相邻的阵列区域和外围区域，所述在所述基底上形成多个间隔排布的接触孔，包括：
在所述基底上形成外围功能材料层；
去除所述阵列区域的所述外围功能材料层；
在所述阵列区域的基底上形成所述接触孔。
在其中一个实施例中，所述外围功能材料层包括多晶硅层，所述去除所述阵列区域的所述外围功能材料层，包括：
在所述阵列区域的多晶硅层上形成注入阻挡层；
基于所述注入阻挡层，对所述外围区域的所述多晶硅层进行离子注入，形成掺杂多晶硅；
去除所述注入阻挡层；
去除所述阵列区域的未掺杂的所述多晶硅层，且保留所述外围区域的所述掺杂多晶硅。
在其中一个实施例中，所述去除所述阵列区域的未掺杂的所述多晶硅层，且保留所述外围区域的所述掺杂多晶硅包括：
利用湿法或干法自对准的刻蚀方式去除所述阵列区域的未掺杂的所述多晶硅层。
在其中一个实施例中，所述在所述阵列区域的基底上形成所述接触孔，包括：
在所述阵列区域的所述基底上和所述外围区域的所述外围功能材料层上形成介质材料层；
对所述介质材料层进行平坦化处理，使所述阵列区域的所述介质材料层的顶面与所述外围区域的所述介质材料层的顶面齐平；
在所述介质材料层上形成第一图形化掩膜层，所述第一图形化掩膜层具有位于所述阵列区域的开口，所述开口暴露出所述介质材料层并定义出所述接触孔的形状及位置；
基于所述第一图形化掩膜层，对所述介质材料层和所述基底进行刻蚀，去除部分所述介质材料层和部分所述基底，形成所述接触孔。
在其中一个实施例中，所述在所述接触孔内形成接触材料层之前，包括：
去除保留的所述介质材料层；
所述在所述接触孔内形成接触材料层，包括：
在所述接触孔内形成所述接触材料层，且在所述掺杂多晶硅表面形成所述接触材料层。
在其中一个实施例中，所述在所述接触材料层和所述基底上形成位线材料层，包括：
在所述阵列区域的所述接触材料层、所述基底以及所述外围区域的所述接触材料层上形成所述位线材料层。
在其中一个实施例中，所述去除部分所述接触材料层和部分所述位线材料层，包括：
在所述位线材料层上形成第二图形化掩膜层，所述第二图形化掩膜层包括第一掩膜图案和第二掩膜图案，所述第一掩膜图案位于所述阵列区域的所述接触孔上方，所述第二掩膜图案位于所述外围区域的所述位线材料层上方；
基于所述第二图形化掩膜层，对所述位线材料层、所述接触材料层以及所述掺杂多晶硅进行刻蚀，形成所述阵列区域的所述位线结构以及所述外围区域的栅极结构。
在其中一个实施例中，所述位线材料层包括依次叠设的阻挡材料层、导电材料层和绝缘材料层，其中所述阻挡材料层形成在所述接触材料层和所述基底上。
一种半导体结构，包括：
基底；
多个接触孔，间隔排布于所述基底内；
位线结构，包括层叠设置的接触层以及位线层，所述接触层位于所述接触孔内，所述位线层跨越所述接触孔以及所述接触孔外的所述基底。
在其中一个实施例中，所述基底包括相邻的阵列区域和外围区域，所述多个接触孔位于所述阵列区域。
在其中一个实施例中，所述位线层包括依次叠设的阻挡层、导电层和绝缘层，所述半导体结构还包括：
栅极结构，位于所述外围区域；
其中，所述栅极结构包括所述接触层以及所述位线层。
在其中一个实施例中，位于衬底上的多个间隔排布的有源区，其中，所述接触层的顶表面低于所述有源区的顶表面。
在其中一个实施例中，外围区域的栅极结构在垂直基底表面方向上的高度高于位线结构在垂直基底表面方向上的高度，且外围区域的栅极结构在平行基底表面方向上的宽度大于位线结构在平行基底表面方向上的宽度。
上述半导体结构，位线结构的接触层位于接触孔内部。即位线结构的接触层并不存在与接触孔之外的基底之上。因此，本申请在通过接触孔内部的接触层实现位线层与有源区的良好接触的同时，可以有效降低位线结构的高度，从而有效防止位线结构在之后的制成过程中倾斜或倒塌。
附图说明
为了更清楚地说明本说明书实施方式或现有技术中的技术方案，下面将对实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书中记载的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1一个实施例中半导体结构的制备方法流程图；
图2至图12中，各图的(a)图为半导体结构的制备过程中的阵列区域的结构示意图；
图2至图12中，各图的(b)图为半导体结构的制备过程中的外围区域的结构示意图。
附图标记说明：
100-基底；100a-接触孔；110-衬底；111-有源区；120-介质层；121-第一介质层；122-第二介质层；130-浅沟槽隔离结构；200-接触层；201-接触材料层；300-位线层；310-阻挡层；320-导电层；330-绝缘层；301-位线材料层；311-阻挡材料层；321-导电材料层；331-绝缘材料层；400-绝缘介质层；401-介质材料层；501-第一掩膜材料层；600-第二图形化掩膜层；601-第二掩膜材料层；701-外围功能材料层；711-掺杂多晶硅；710-掺杂层；800-注入阻挡层；900-光刻胶掩膜
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的优选实施方式。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施方式。相反的，提供这些实施方式的目的是为了对本发明的公开内容理解得更加透彻全面。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”、“上”、“下”、“前”、“后”、“周向”以及类似的表述是基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
在一个实施例中，请参阅图1，提供一种半导体结构的制备方法，包括如下步骤：
步骤S100，提供基底100；
步骤S200，在基底100内形成多个间隔排布的接触孔100a，请参阅图8(a)；
步骤S300，在接触孔100a内形成接触材料层201，请参阅图9(a)；
步骤S400，在接触材料层201和基底100上形成位线材料层301，请参阅图10(a)；
步骤S500，去除部分位线材料层301和部分接触材料层201，以形成位线结构,位线结构包括剩余的位线材料层301构成的位线层300以及剩余的接触材料层201构成的接触层200，接触层200位于接触孔100a内，位线层300跨越接触孔100a以及接触孔100a外的基底100，请参阅图12(a)。
在步骤S100中，在一实施例中，基底100可以包括衬底110以及介质层120。
其中，衬底110内可以形成有浅沟槽隔离结构130。浅沟槽隔离结构130将衬底110隔离成多个间隔排布的有源区111。有源区内可以包括存储单元的晶体管的源区(未图示)、漏区(未图示)以及二者之间的沟道区(未图示)。在一实施例中，衬底110可以为硅衬底。当然，其也可以为硅锗、碳化硅等其他半导体衬底。
介质层120位于衬底110上。具体地，介质层120可以包括第一介质层121(如二氧化硅层)以及第二介质层122(如氮化硅层)等。
在步骤S200中，接触孔100a具体可以延伸至衬底110的有源区111内，而连接有源区111内的源区或者漏区。
在步骤S300中，接触材料层201的材料可以为多晶硅等，具体可以为掺杂的多晶硅等。并且，接触材料层201可以通过外延生长或者化学气相沉积等方法形成。
在一些实施例中，可以直接于接触孔100a内通过外延的方式在有源区111的源区或漏区上形成接触材料层201，也可以通过化学气相沉积的方式在接触孔100a内以及接触孔100a外均形成接触材料层201的原始材料层，然后通过回刻或研磨等方式去除不需要的原始材料层，形成位于接触孔100a内的接触材料层201。
在一些实施例中，通过增加回刻时间使得位于接触孔100a内的接触材料层201的顶表面低于有源区111的顶表面。后续形成的接触层200的顶表面低于有源区111的顶表面，进一步降低位线的高度，提高位线的稳定性。
在步骤S400中，位线材料层301可以包括多个膜层。
在一实施例中，位线材料层301可以包括依次叠设的阻挡材料层311、导电材料层321和绝缘材料层331。
其中，阻挡材料层311形成在接触材料层201和基底100上，其材料可以包括钛(Ti)、氮化钛(TiN)等。导电材料层321形成在阻挡材料层311上，其材料可以包括钨(W)等金属材料。绝缘材料层331形成在导电材料层321上，其材料可以包括氮化物或者氮氧化物等。
当然，位线材料层301也可以包括单个膜层，本申请对此并没有限制。
在步骤S500中，可以首先去除部分位线材料层301，剩余的位线材料层301构成位线层300。位线层300跨越接触孔100a以及接触孔100a外的基底，从而可以实现为一行或者一列存储单元的晶体管提供位线信号。
具体地，位线材料层301包括多个膜层时，可以通过光刻刻蚀工艺依次去除各个膜层的部分区域。如依次去除部分绝缘材料层331、导电材料层321以及阻挡材料层311。剩余的绝缘材料层331构成绝缘层330，剩余的导电材料层构成导电层320，剩余的阻挡材料层构成阻挡层310。
位线层300可以包括阻挡层310、导电层320以及绝缘层330。阻挡层310可以防止导电层320中的金属向下扩散。绝缘层330可以进行有效地绝缘保护。
位线层300形成之后，可以基于位线层300，刻蚀去除部分接触材料层201，剩余的接触材料层201构成接触层200。接触层200形成于连接有源区111内的源区或者漏区的接触孔100a内，从而可以使得位线层300与各有源区111内的源区或者漏区之间可以进行良好的信号传输。
在一些实施例中，基底100包括介质层120，则当接触层200形成之后，还可以基于位线层300，继续对至少部分介质层120(第二介质层122)进行刻蚀，以使得剩余的该部分介质层120与位线层300对准。
在本实施例中形成的位线结构的接触层200位于接触孔100a内部，即位线结构的接触层200并不存在与接触孔100a之外的基底100之上。因此，本实施例在通过接触孔100a内部的接触层200实现位线层300与有源区的良好接触的同时，可以有效降低位线结构的高度，从而有效防止位线结构在之后的制成过程中倾斜或倒塌。
在一个实施例中，步骤S200包括：
在基底100上形成介质材料层401，请参阅图6(a)；
在介质材料层401上形成第一图形化掩膜层,介质材料层401的材料可以包括二氧化硅等。基于第一图形化掩膜层，对介质材料层401和基底100进行刻蚀，去除部分介质材料层401和部分基底100，形成接触孔100a，请参阅图7(a)。第一图形化掩膜层可以包括多层或者单层掩膜层。具体地，可以在介质材料层401上形成多层或者单层第一掩膜材料层501,请参阅图6(a)。然后，对第一掩膜材料层501进行图形化处理，从而形成第一图形化掩膜层(未图示)。
具体的，基于第一图形化掩膜层，对介质材料层401进行刻蚀，去除部分介质材料层401，从而形成图形化的绝缘介质层400。再基于图形化的绝缘介质层400，对基底100进行刻蚀，从而形成接触孔100a。
在一个实施例中，还包括去除保留的介质材料层401，即去除绝缘介质层400，请参阅图8(a)。
此时，可以便于在接触孔100a内形成质量良好的接触材料层201，防止接触材料层201在填充过程中由于填充孔的深度过大导致填充不良。
在一个实施例中，步骤S500包括：
在位线材料层301上形成第二图形化掩膜层，请参阅图11(a)；
基于第二图形化掩膜层，对位线材料层301和接触材料层201进行刻蚀，去除部分位线材料层301和部分接触材料层201，以形成位线结构，请参阅图12(a)。
第二图形化掩膜层可以包括多层或者单层掩膜层。具体地，可以首先在位线材料层301上形成多层或者单层第二掩膜材料层601，请参阅图11(a)。然后,对第二掩膜材料层601进行图形化处理，从而形成第二图形化掩膜层(未图示)。具体的，可以基于第二图形化掩膜层，对位线材料层301进行刻蚀，去除部分位线材料层301，从而形成位线层300。基于位线层300，对接触材料层201进行刻蚀，去除部分接触材料层201，以形成接触层200。
在一个实施例中，基底100具有相邻的阵列区域和外围区域。在下述说明的图示中，图2至图12的(a)图为半导体结构的制备过程中的阵列区域的结构示意图；图2至图12的(b)图为半导体结构的制备过程中的外围区域的结构示意图。
在本实施例中，步骤S200包括：
在基底100上形成外围功能材料层701，请参阅图2；
去除阵列区域的外围功能材料层701，请参阅图5；
在阵列区域的基底100上形成接触孔100a，请参阅图8。
其中，外围功能材料层701为经过处理后可以在外围区域形成某种功能膜层，或者直接为可以在外围区域形成某种功能膜层的材料膜层。例如，外围功能材料层701可以为多晶硅层，可以用于形成外围区域的栅极结构的一部分。
在一实施例中，在阵列区域，基底100可以包括衬底100、第一介质层121以及第二介质层122。而在外围区域，基底100可以包括衬底100与第一介质层121。
具体地，外围功能材料层701可以形成于阵列区域的第二介质层122表面以及外围区域的第一介质层121表面。
在本实施例中，将阵列区域的外围功能材料层701去除，从而便于在基底100上形成接触孔100a。
在一些实施例中，基底100可以包括衬底110以及介质层120。在形成接触孔100a之前，先将阵列区域的外围功能材料层701去除，可以在去除外围功能材料层701的过程中，通过介质层120对有源区111进行有效保护。
在一些实施例中，在接触孔100a形成之前，也可以不去除阵列区域的外围功能材料层701，本申请对此并没有限制。此时，阵列区域的外围功能材料层701可以在后续过程中去除或者逐步去除。
在一个实施例中，外围功能材料层701的包括多晶硅层，从而使得外围功能材料层701可以用于形成外围区域的栅极结构等的组成部分。这里的多晶硅层可以为具有一定杂质浓度的多晶硅层。
去除阵列区域的外围功能材料层701的工艺步骤，包括：
在阵列区域的多晶硅层上形成注入阻挡层800，请参阅图3；
基于注入阻挡层800，对外围区域的多晶硅层进行离子注入，形成掺杂多晶硅711，请参阅图3；
去除注入阻挡层800，请参阅图4；
去除阵列区域的未掺杂的多晶硅层，且保留外围区域的掺杂多晶硅711，请参阅图5。
在一些实施例中，注入阻挡层800可以为图形化光刻胶层。可以在阵列区域以及外围区域的多晶硅层上整面涂布光刻胶。然后基于光刻工艺，去除外围区域的光刻胶，剩余的阵列区域的光刻胶即构成图形化光刻胶层。由于阵列区域的多晶硅层被注入阻挡层800所遮挡，因此，阵列区域的多晶硅层不会被注入离子，从而未进行掺杂。而对外围区域的多晶硅层进行离子注入，离子注入的浓度可根据实际工艺需求调节。形成掺杂多晶硅711后，掺杂多晶硅711可以用于形成栅极结构等的组成部分。通过预先形成掺杂浓度可调的掺杂多晶硅711便于控制后续形成在外围区域的栅极结构的功函数。
具体的，注入阻挡层800可以在掺杂多晶硅711形成后去除。由于经过离子注入形成的掺杂多晶硅711与阵列区域的未掺杂的多晶硅层的掺杂浓度不同，二者的刻蚀速率不同，从而可以通过湿法刻蚀的方式，在去除阵列区域的未掺杂的多晶硅层的同时，保留外围区域的掺杂多晶硅711。
在一实施例中，也可以利用掺杂多晶硅711与未掺杂的多晶硅层的刻蚀速率不同通过干法自对准的刻蚀去除阵列区域的未掺杂的多晶硅层。
在一实施例中，也可以通过光刻工艺，在基底100(包括阵列区域以及外围区域)上的多晶硅层上形成第三图形化掩膜层。基于第三图形化掩膜层对阵列区域的未掺杂的多晶硅层进行去除。
在一些实施例中，也可以直接形成掺杂的多晶硅层，后续不需再对外围区域的的多晶硅层进行离子注入。
在一个实施例中，接触孔100a的形成方法，包括：
在阵列区域的基底100上和外围区域的外围功能材料层701上形成介质材料层401，请参阅图6；
对介质材料层401进行平坦化处理，使阵列区域的介质材料层401的顶面与外围区域的介质材料层401的顶面齐平，请参阅图6；
在介质材料层401上形成第一图形化掩膜层，第一图形化掩膜层具有位于阵列区域的开口，开口暴露出介质材料层401并定义出接触孔100a的形状及位置；
基于第一图形化掩膜层，对介质材料层401和基底100进行刻蚀，去除部分介质材料层401和部分基底100，形成接触孔100a，请参阅图7。
介质材料层401的材料可以包括二氧化硅等。为便于后续平坦化处理，本步骤可以形成较厚的介质材料层401，例如，厚度范围可以为200nm至1000nm。
可以通过化学机械研磨(CMP)等方式，将较厚的介质材料层401磨平。
第一图形化掩膜层可以包括多层或者单层掩膜层。具体地，可以在介质材料层401上形成多层或者单层第一掩膜材料层501，请参阅图6。然后，对第一掩膜材料层501进行图形化处理，从而形成第一图形化掩膜层(未图示)。
基于第一图形化掩膜层，对介质材料层401进行刻蚀，去除部分介质材料层401，从而形成图形化的绝缘介质层400。此时绝缘介质层400覆盖外围区域的外围功能材料层701，以及阵列区域的未设计接触孔100a的位置处的基底100。再基于图形化的绝缘介质层400，对基底100进行刻蚀，从而形成接触孔100a。
本实施例中，形成介质材料层401，可以在形成第一图形化掩膜层时对阵列区域的基底100以及外围区域的外围功能材料层701进行有效保护，防止对基底100以及外围功能材料层701造成损伤。
在一个实施例中，形成接触孔100a之后还包括去除绝缘介质层400，请参阅图8。以便于在接触孔100a内形成质量良好的接触材料层201，防止接触材料层201在填充过程中由于填充孔的深度过大导致填充不良。
在接触孔100a内形成接触材料层201，且在外围区域的掺杂多晶硅711表面形成接触材料层201。
接触材料层201可以与外围功能材料层701为相同的材料，例如均为多晶硅，从而可以用于作为外围区域的栅极结构等的组成部分。
在一个实施例中，在阵列区域的接触材料层201、基底100以及外围区域的接触材料层201上形成位线材料层301，请参阅图10。在位线材料层301上形成第二图形化掩膜层，第二图形化掩膜层包括第一掩膜图案和第二掩膜图案，第一掩膜图案位于阵列区域的接触孔100a上方，第二掩膜图案位于外围区域的位线材料层301上方，请参阅图11；基于第二图形化掩膜层，对位线材料层301、接触材料层201以及掺杂多晶硅711进行刻蚀，形成阵列区域的位线结构以及外围区域的栅极结构，请参阅图12。
第二图形化掩膜层可以包括多层或者单层掩膜层。具体地，可以在位线材料层301上形成多层或者单层第二掩膜材料层601，请参阅图11。通过光刻工艺在第二掩膜材料层601上形成图形化的光刻胶掩膜900。基于光刻胶掩膜900，对第二掩膜材料层601进行图形化处理，从而形成第二图形化掩膜层(未图示)。
可以首先基于第二图形化掩膜层，对位线材料层301进行刻蚀，去除部分位线材料层301，从而形成位线层300。
在一实施例中，位线材料层301可以包括依次叠设的阻挡材料层311、导电材料层321和绝缘材料层331。此时，去除部分位线材料层301后，剩余的绝缘材料层331构成绝缘层330，剩余的导电材料层构成导电层320，剩余的阻挡材料层构成阻挡层310。位线层300可以包括阻挡层310、导电层320以及绝缘层330。
基于位线层300，对接触材料层201以及掺杂多晶硅711进行刻蚀，以形成接触层200以及掺杂层710。在阵列区域，位线层300与接触层200构成位线结构的组成部分。在外围区域，位线层300、接触层200以及掺杂层710构成栅极结构的组成部分。通过本实施例的制作方法，既能控制位线结构的高度，又能整合外围区域中的栅极结构的制作，提高了制作效率，降低了制作成本。
在一实施例中，外围区域的栅极结构在垂直基底表面方向上的高度高于位线结构在垂直基底表面方向上的高度，且外围区域的栅极结构在平行基底表面方向上的宽度大于位线结构在平行基底表面方向上的宽度。
在一实施例中，提供一种半导体结构，请参阅图12，包括基底、多个接触孔100a(参照图8)以及位线结构。
基底可以包括衬底110与形成于衬底110上的介质层。衬底110可以包括硅衬底等，其内可以设有有源区111。介质层可以包括第一介质层121(如二氧化硅层)以及第二介质层122(如氮化硅层)等。多个接触孔100a间隔排布于基底内。
位线结构包括层叠设置的接触层200以及位线层300。接触层200位于接触孔100a内，位线层300跨越接触孔100a以及接触孔100a外的基底100。
在一个实施例中，基底包括相邻的阵列区域和外围区域，多个接触孔100a位于阵列区域。
在一个实施例中，位线层300包括依次叠设的阻挡层310、导电层320和绝缘层330。半导体结构还包括位于外围区域的栅极结构。栅极结构包括接触层200以及位线层300。
在一实施例中，还包括：位于衬底110上的多个间隔排布的有源区111，其中，接触层200的顶表面低于有源区111的顶表面。
在一实施例中，外围区域的栅极结构在垂直基底表面方向上的高度高于位线结构在垂直基底表面方向上的高度，且外围区域的栅极结构在平行基底表面方向上的宽度大于位线结构在平行基底表面方向上的宽度。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (15)
1.一种半导体结构的制备方法，其特征在于，包括：
提供基底；
在所述基底内形成多个间隔排布的接触孔；
在所述接触孔内形成接触材料层；
在所述接触材料层和所述基底上形成位线材料层；
去除部分所述位线材料层和部分所述接触材料层，以形成位线结构,所述位线结构包括剩余的所述位线材料层构成的位线层以及剩余的所述接触材料层构成的接触层，所述接触层位于所述接触孔内，所述位线层跨越所述接触孔以及所述接触孔外的所述基底。
2.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述在所述基底上形成多个间隔排布的接触孔，包括：
在所述基底上形成介质材料层；
在所述介质材料层上形成第一图形化掩膜层；
基于第一图形化掩膜层，对所述介质材料层和所述基底进行刻蚀，去除部分所述介质材料层和部分所述基底，形成所述接触孔。
3.根据权利要求2所述的半导体结构的制备方法，其特征在于，所述在所述接触孔内形成接触材料层之前，包括：
去除保留的所述介质材料层。
4.根据权利要求3所述的半导体结构的制备方法，其特征在于，所述去除部分所述位线材料层和部分所述接触材料层，以形成位线结构包括：
在所述位线材料层上形成第二图形化掩膜层；
基于第二图形化掩膜层，对所述位线材料层和所述接触材料层进行刻蚀，去除部分所述位线材料层和部分所述接触材料层，以形成所述位线结构。
5.根据权利要求1所述的半导体结构的制备方法，其特征在于，
所述基底具有相邻的阵列区域和外围区域，所述在所述基底上形成多个间隔排布的接触孔，包括：
在所述基底上形成外围功能材料层；
去除所述阵列区域的所述外围功能材料层；
在所述阵列区域的基底上形成所述接触孔。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述外围功能材料层包括多晶硅层，所述去除所述阵列区域的所述外围功能材料层，包括：
在所述阵列区域的多晶硅层上形成注入阻挡层；
基于所述注入阻挡层，对所述外围区域的所述多晶硅层进行离子注入，形成掺杂多晶硅；
去除所述注入阻挡层；
去除所述阵列区域的未掺杂的所述多晶硅层，且保留所述外围区域的所述掺杂多晶硅。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述去除所述阵列区域的未掺杂的所述多晶硅层，且保留所述外围区域的所述掺杂多晶硅包括：
利用湿法或干法自对准的刻蚀方式去除所述阵列区域的未掺杂的所述多晶硅层。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述在所述阵列区域的基底上形成所述接触孔，包括：
在所述阵列区域的所述基底上和所述外围区域的所述外围功能材料层上形成介质材料层；
对所述介质材料层进行平坦化处理，使所述阵列区域的所述介质材料层的顶面与所述外围区域的所述介质材料层的顶面齐平；
在所述介质材料层上形成第一图形化掩膜层，所述第一图形化掩膜层具有位于所述阵列区域的开口，所述开口暴露出所述介质材料层并定义出所述接触孔的形状及位置；
基于所述第一图形化掩膜层，对所述介质材料层和所述基底进行刻蚀，去除部分所述介质材料层和部分所述基底，形成所述接触孔。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述在所述接触孔内形成接触材料层之前，包括：
去除保留的所述介质材料层；
所述在所述接触孔内形成接触材料层，包括：
在所述接触孔内形成所述接触材料层，且在所述掺杂多晶硅表面形成所述接触材料层。
10.根据权利要求9所述的半导体结构的制备方法，其特征在于，所述在所述接触材料层和所述基底上形成位线材料层，包括：
在所述阵列区域的所述接触材料层、所述基底以及所述外围区域的所述接触材料层上形成所述位线材料层。
11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述去除部分所述接触材料层和部分所述位线材料层，包括：
在所述位线材料层上形成第二图形化掩膜层，所述第二图形化掩膜层包括第一掩膜图案和第二掩膜图案，所述第一掩膜图案位于所述阵列区域的所述接触孔上方，所述第二掩膜图案位于所述外围区域的所述位线材料层上方；
基于所述第二图形化掩膜层，对所述位线材料层、所述接触材料层以及所述掺杂多晶硅进行刻蚀，形成所述阵列区域的所述位线结构以及所述外围区域的栅极结构。
12.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述位线材料层包括依次叠设的阻挡材料层、导电材料层和绝缘材料层，其中所述阻挡材料层形成在所述接触材料层和所述基底上。
13.一种半导体结构，其特征在于，包括：
基底；
多个接触孔，间隔排布于所述基底内；
位线结构，包括层叠设置的接触层以及位线层，所述接触层位于所述接触孔内，所述位线层跨越所述接触孔以及所述接触孔外的所述基底；
所述基底包括相邻的阵列区域和外围区域，所述多个接触孔位于所述阵列区域；
所述位线层包括依次叠设的阻挡层、导电层和绝缘层，所述半导体结构还包括：
栅极结构，位于所述外围区域；
其中，所述栅极结构包括所述接触层以及所述位线层。
14.根据权利要求13所述的半导体结构，其特征在于，还包括：
位于衬底上的多个间隔排布的有源区，其中，所述接触层的顶表面低于所述有源区的顶表面。
15.根据权利要求13所述的半导体结构，其特征在于，所述外围区域的所述栅极结构在垂直所述基底表面方向上的高度高于所述位线结构在垂直所述基底表面方向上的高度，且所述外围区域的所述栅极结构在平行所述基底表面方向上的宽度大于所述位线结构在平行所述基底表面方向上的宽度。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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