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CN113451428B - 双半浮栅光电存储器及其制备工艺 - Google Patents

双半浮栅光电存储器及其制备工艺 Download PDF

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CN113451428B CN202110720224.XA CN202110720224A CN113451428B CN 113451428 B CN113451428 B CN 113451428B CN 202110720224 A CN202110720224 A CN 202110720224A CN 113451428 B CN113451428 B CN 113451428B
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Abstract

本发明提供了一种双半浮栅光电存储器，包括栅极、电荷阻挡层、电荷俘获层、电荷隧穿层、有源沟道层、源电极和漏电极；所述电荷俘获层包括第一电荷俘获层和第二电荷俘获层，设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度，使得在没有单色光光照条件时所述双半浮栅光电存储器就能具有电脉冲编程特性，在不同波长光照下所述第一电荷俘获层和所述第二电荷俘获层产生不同的阈值电压，且随着栅极脉冲电压的增加产生的阈值电压都是随之增加，且具有多级存储特性和较好的数据保持特性，以及较好的编程耐受性和擦除耐受性。本发明还提供了所述双半浮栅光电存储器的制备工艺。

Description

双半浮栅光电存储器及其制备工艺
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种双半浮栅光电存储器及其制备工艺。
背景技术
钙钛矿材料与传统硅基材料相比，具有直接带隙、吸收系数高、能量损耗低、制备工艺简单等优势，因此在很多领域都受到了广泛的关注，比如太阳能电池，光电探测器，光电存储器等。全无机钙钛矿薄膜的常见制备方法主要分为溶液法和真空法。不同的制备工艺通常会选择不同的前驱体、不同的配体溶剂、不同的结晶方法和后处理等，进而又会影响到钙钛矿的组成。因此选择合适的钙钛矿制备方法对于改善制备薄膜的结晶质量尤为重要。通常，溶液法的优点是操作简单和制备方便，并且能量成本，尤其是对于需要低温退火的钙钛矿材料而言通常投入成本较低；缺点是涉及许多参数，很难严格控制参数的比例和重复性，而且无法定义图案化，与微电子工艺不兼容。真空热蒸发是在镀膜领域中使用的一项成熟技术，它可以实现轻松的在大面积上沉积多层薄膜，并且沉积的薄膜具有良好的均匀性和平整度。真空热蒸发镀膜可以精确控制薄膜厚度，并且薄膜的可重复性高。例如，Cancan Tian等人通过CVD的方法制备了全无机CsPbBr3钙钛矿纳米晶，表现出了较好的立方晶相和光学性能，器件开关比为105。但是由于CVD方法常用于大面积制备，无法精确控制沉积厚度和比例，因此上述制备的CsPbBr3钙钛矿纳米晶尺寸均在10μm-50μm，不利于微纳器件的集成。
基于钙钛矿优异的光电转换性能，全无机卤素钙钛矿在光电存储器件中的应用也发展迅速，例如YanWang等人将CsPbBr3量子点(浮栅层)、PMMA(隧穿绝缘层)和并五苯(沟道材料)逐层转移到SiO2/Si衬底上，构筑三端浮栅型光电存储器。由于全无机CsPbBr3量子点具有窄的激子结合能、优异的光吸收性能、较高的载流子迁移率、较长的载流子寿命以及较好的稳定性，它成为了构筑光电存储器的理想浮栅材料之一。并五苯和CsPbBr3量子点形成II型异质结，有利于界面处激子的分离，可实现光写入、电擦除的光电存储性能。虽然器件具有105开关比和6V的擦除窗口，但是擦除电压高达-50V。
因此，有必要提供一种新型的双半浮栅光电存储器及其制备工艺以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种所述双半浮栅光电存储器及其制备工艺，以实现在没有单色光光照条件时所述双半浮栅光电存储器就能具有电脉冲编程特性，在不同波长光照下所述第一电荷俘获层和所述第二电荷俘获层产生不同的阈值电压，且随着栅极脉冲电压的增加产生的阈值电压都是随之增加，且具有多级存储特性，不同的存储态之间具有较大的存储窗口，从而保证在读取器件不同存储状态时不会出现误读或数据串扰等问题，同时实现了较好的数据保持特性，较好的编程耐受性和擦除耐受性。
为实现上述目的，本发明的所述双半浮栅光电存储器，包括：
栅极；
电荷阻挡层，设置于所述栅极的上表面；
电荷俘获层，包括第一电荷俘获层和第二电荷俘获层，所述第一电荷俘获层设置于所述电荷阻挡层的部分上表面，所述第二电荷俘获层设置于所述电荷阻挡层的另一部分的上表面；
电荷隧穿层，设置于所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面，且设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度；
有源沟道层，设置于所述电荷隧穿层的上表面；以及，
源电极和漏电极，分别设置于所述有源沟道层的两侧且包覆部分所述有源沟道层。
本发明的所述双半浮栅光电存储器的有益效果在于：通过电荷俘获层包括第一电荷俘获层和第二电荷俘获层，所述第一电荷俘获层设置于所述电荷阻挡层的部分上表面，所述第二电荷俘获层设置于所述电荷阻挡层的另一部分的上表面，电荷隧穿层设置于所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面，且设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度，使得在栅压较低时，电荷隧穿层较薄一侧，即所述第二电荷俘获层一侧能够发生F-N隧穿，产生阈值电压，在栅压较高时，所述第一电荷俘获层和所述第二电荷俘获层两侧的电荷隧穿层势垒在栅压应力下发生弯曲，且均可以发生F-N隧穿，因此器件的阈值电压进一步增大并趋于新的饱和态，即在没有单色光光照条件时所述双半浮栅光电存储器具有电脉冲编程特性；而在不同的波长光照条件下，通过所述第一电荷俘获层和所述第二电荷俘获层分别吸收不同波长光照而产生电子空穴对的特性，使得在实现电编程与擦除操作时，不同波长光照下所述第一电荷俘获层和所述第二电荷俘获层产生不同的阈值电压，且随着栅极脉冲电压的增加产生的阈值电压都是随之增加；改变不同的栅压和光照波长时，所述双半浮栅光电存储器具有多级存储特性，不同的存储态之间具有较大的存储窗口，从而保证在读取器件不同存储状态时不会出现误读或数据串扰等问题，而且所述双半浮栅光电存储器具有较好的数据保持特性，较好的编程耐受性和擦除耐受性。
优选的，所述第一电荷俘获层和所述第二电荷俘获层均采用钙钛矿量子点制作而成，且所述第一电荷俘获层的组成材料的带隙宽度和所述第二电荷俘获层的组成材料的带隙宽度不同。其有益效果在于：能够有效的抑制电荷流失，提高数据存储时间。
优选的，所述第二电荷俘获层的厚度大于所述第一电荷俘获层的厚度，且所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度之差小于5nm。其有益效果在于：有利于提高电子隧穿几率，进而提高所述双半浮栅光电存储器的编程效率和擦除效率。
优选的，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度均小于20nm，且所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度不相等。其有益效果在于：有利于形成量子点，提高所述双半浮栅光电存储器的数据保持特性。
优选的，设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度为5-7nm。其有益效果在于：避免电荷隧穿层太厚，在低压时电子不能穿过电荷隧穿层到达所述第二电荷俘获层。
优选的，设置于所述第一电荷俘获层的上表面的所述电荷隧穿层的厚度为10-15nm。其有益效果在于：使得在高压时，电子能穿过电荷隧穿层到达所述第一电荷俘获层。
优选的，所述有源沟道层的组成材料为非晶铟镓锌氧化物和氧化锌中的任意一种。
进一步优选的，所述钙钛矿量子点的结构式为CsPbXnYmZp，所述X、所述Y和所述Z分别为Br元素、I元素和Cl元素，所述n、所述m和所述p的取值为0、1、2和3中的任意一个，且所述n、所述m和所述p相加等于3。其有益效果在于：所述CsPbXnYmZp钙钛矿量子点光吸收系数高，在常温下稳定。
优选的，所述电荷隧穿层包括第一电荷隧穿层和第二电荷隧穿层，所述第一电荷隧穿层的一部分设置于所述电荷阻挡层和所述第二电荷俘获层之间，所述第一电荷隧穿层的另一部分设置于所述第一电荷俘获层的上表面，所述第二电荷隧穿层设置于所述第二电荷俘获层的上表面和所述第一电荷隧穿层的上表面。其有益效果在于：制备工艺简单方便，能节省时间投入和成本投入。
优选的，所述双半浮栅光电存储器还包括辅助电荷阻挡层，所述辅助电荷阻挡层设置于所述电荷阻挡层和所述第二电荷俘获层之间，且所述辅助电荷阻挡层与所述第一电荷俘获层邻接设置。
进一步优选的，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度均小于20nm，且所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度相等或不相等。其有益效果在于：有利于形成量子点，提高所述双半浮栅光电存储器的数据保持特性。
进一步优选的，所述第一电荷隧穿层的厚度和所述第二电荷隧穿层的厚度相等或不相等。
优选的，所述双半浮栅光电存储器还包括衬底，所述栅极设置于所述衬底的上表面。其有益效果在于：设置衬底，使得在工业化制备中，方便后续元器件的集成，而且能有效避免漏电。
优选的，本发明还提供所述双半浮栅光电存储器的制备工艺，包括以下步骤：
S1：形成所述栅极；
S2：在所述栅极的上表面形成所述电荷阻挡层；
S3：在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层，且使设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度；
S4：在所述电荷隧穿层形成所述有源沟道层；
S5：在所述有源沟道层的两侧分别形成所述源电极和所述漏电极，且使所述源电极和所述漏电极包覆部分所述有源沟道层。
优选的，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层的步骤包括：
S31：在所述电荷阻挡层的部分上表面形成所述第一电荷俘获层；
S32：在所述第一电荷俘获层的上表面和所述电荷阻挡层另一部分的上表面形成第一电荷隧穿层；
S33：在邻接所述电荷阻挡层的所述第一电荷隧穿层的上表面形成所述第二电荷俘获层；
S34：在所述第二电荷俘获层的上表面和所述第一电荷隧穿层的另一部分的上表面形成第二电荷隧穿层。
优选的，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层的步骤中，采用两步顺序法热蒸发制备所述第一电荷俘获层和所述第二电荷俘获层。其有益效果在于：采用两步顺序法热蒸发的方法，能在较低温度下精确控制前驱体比例和沉积厚度，且能够有效的抑制电荷流失，提高数据存储时间。
附图说明
图1为本发明第一种实施例的双半浮栅光电存储器的结构剖视图；
图2为本发明第二种实施例的双半浮栅光电存储器的结构剖视图；
图3为本发明第三种实施例的双半浮栅光电存储器的结构剖视图；
图4为本发明实施例的双半浮栅光电存储器的制备方法的流程图；
图5为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在初始态和不同电压编程后的转移特性曲线示意图；
图6为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长光照下编程窗口与栅极脉冲电压的关系曲线示意图；
图7为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在低栅极脉冲电压下不同波长对应的器件的编程特性曲线示意图；
图8为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同低栅极脉冲电压对应的器件的编程窗口与光照波长的曲线示意图；
图9为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在高栅极脉冲电压下不同波长对应的器件的编程特性曲线示意图；
图10为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同高栅极脉冲电压对应的器件的编程窗口与光照波长的曲线示意图；
图11为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长光照下擦除窗口与栅极脉冲电压的关系曲线示意图；
图12为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在低栅极脉冲电压下不同波长对应的器件的擦除特性曲线示意图；
图13为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同低栅极脉冲电压对应的器件的擦除窗口与光照波长的关系曲线示意图；
图14为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在高栅极脉冲电压下不同波长对应的器件的擦除特性曲线示意图；
图15为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同高栅极脉冲电压对应的器件的擦除窗口与光照波长的关系曲线示意图；
图16为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同的栅极脉冲电压和光照波长下的存储特性曲线示意图；
图17为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的数据保持特性曲线示意图；
图18为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的编程耐受性曲线和擦除耐受性曲线示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
为克服现有技术中存在的问题，本发明实施例提供了一种双半浮栅光电存储器及其制备工艺。
图1为本发明第一种实施例的双半浮栅光电存储器的结构剖视图。
本发明一些实施例中，参照图1，所述双半浮栅光电存储器包括栅极1、电荷阻挡层2、电荷俘获层(图中未标示)、电荷隧穿层5、有源沟道层6、源电极7和漏电极8；所述电荷阻挡层2设置于所述栅极1的上表面，所述电荷俘获层(图中未标示)包括第一电荷俘获层3和第二电荷俘获层4，所述第一电荷俘获层3设置于所述电荷阻挡层2的部分上表面，所述第二电荷俘获层4设置于所述电荷阻挡层2的另一部分的上表面；所述电荷隧穿层5设置于所述第一电荷俘获层3的上表面和所述第二电荷俘获层4的上表面，且设置于所述第一电荷俘获层3上表面的所述电荷隧穿层5的厚度大于设置于所述第二电荷俘获层4的上表面的所述电荷隧穿层5的厚度；所述有源沟道层6设置于所述电荷隧穿层5的上表面；所述源电极7和漏电极8分别设置于所述有源沟道层6的两侧且包覆部分所述有源沟道层6。其中，所述源电极7和所述漏电极8在所述有源沟道层6的两侧的设置位置可交换。
本发明一些实施例中，所述第一电荷俘获层和所述第二电荷俘获层均采用钙钛矿量子点制作而成，且所述第一电荷俘获层的组成材料的带隙宽度和所述第二电荷俘获层的组成材料的带隙宽度不同。
本发明一些实施例中，所述有源沟道层的组成材料为非晶铟镓锌氧化物(a-IGZO)和氧化锌(ZnO)中的任意一种。
本发明一些实施例中，所述钙钛矿量子点的结构式为CsPbXnYmZp，所述X、所述Y、所述Z分别为Br元素、I元素和Cl元素，所述n、所述m和所述p的取值为0、1、2和3中的任意一个，且所述n、所述m和所述p相加等于3，所述CsPbXnYmZp钙钛矿量子点光吸收系数高，在常温下稳定。
本发明一些具体实施例中，所述第一电荷俘获层的组成材料为CsPbCl2Br，所述第二电荷俘获层的组成材料为CsPbBr3，所述CsPbCl2Br和所述CsPbBr3在常温下稳定，而且能避免所述第二电荷俘获层的光响应波段与a-IGZO沟道材料的光响应波段有重叠。
本发明一些具体实施例中，所述第一电荷俘获层的组成材料为CsPbI2Br，所述第二电荷俘获层的组成材料为CsPbI3。
本发明一些实施例中，所述栅极的组成材料为重掺杂p型单晶硅、ITO、FTO、AZO、TiN、TaN、Cr、Au、Ti、Au、Ni、Au、Al和Mo中的至少一种。
本发明一些实施例中，所述电荷阻挡层的组成材料为Al2O3、SiO2、HfO2、ZrO2、HfAlO、ZrAlO和HfZrO2中的任意一种。
本发明一些实施例中，所述电荷隧穿层的组成材料为Al2O3、SiO2、HfO2、ZrO2、HfAlO、ZrAlO和HfZrO2中的任意一种，所述电荷隧穿层的组成材料与所述电荷阻挡层的组成材料相同或不同。
本发明一些实施例中，所述源电极和所述漏电极的组成材料为ITO、FTO、AZO、TiN、TaN、Cr、Au、Ti、Au、Ni、Au、Al和Mo中的至少一种。
本发明一些实施例中，参考图1，图1所示的所述双半浮栅光电存储器中的所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度均小于20nm，有利于形成量子点，提高所述双半浮栅光电存储器的数据保持特性，而且图1所示的所述双半浮栅光电存储器中所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度不相等，所述第二电荷俘获层4的厚度大于所述第一电荷俘获层3的厚度，以便使设置于所述第一电荷俘获层3上表面的所述电荷隧穿层5的厚度大于设置于所述第二电荷俘获层4的上表面的所述电荷隧穿层5的厚度。
本发明一些实施例中，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度之差小于5nm，有利于提高电子隧穿几率，进而提高所述双半浮栅光电存储器的编程效率和擦除效率。
本发明一些实施例中，设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度为5-7nm，避免电荷隧穿层太厚，在低压时电子不能穿过电荷隧穿层到达所述第二电荷俘获层。
本发明一些实施例中，设置于所述第一电荷俘获层的上表面的所述电荷隧穿层的厚度为10-15nm，使得在高压时，电子能穿过电荷隧穿层到达所述第一电荷俘获层。
本发明一些实施例中，所述电荷阻挡层的厚度范围为30-60nm，有利于所述双半浮栅光电存储器实现高效擦除操作，同时保持良好的数据保持特性。
本发明一些实施例中，所述有源沟道层的厚度范围为20-60nm，有利于所述双半浮栅光电存储器实现较大的开态电流，以及形成良好的数编程效果和可靠性。
本发明一些实施例中，所述双半浮栅光电存储器还包括衬底，所述栅极设置于所述衬底的上表面，设置衬底，使得在工业化制备中，方便后续元器件的集成，而且能有效避免漏电。
本发明一些具体实施例中，所述衬底和所述电荷阻挡层之间设置金属栅极，所述衬底的组成材料为低阻硅片、高阻硅片、玻璃或聚合物。
本发明另一些具体实施例中，所述衬底和所述栅极的组成材料均为重掺杂的p型单晶硅，该栅极的电阻率为0.001～0.005Ω·cm。
图2为本发明第二种实施例的双半浮栅光电存储器的结构剖视图。
本发明一些实施例中，参考图1和图2，图2与图1的区别在于：图2所示的所述双半浮栅光电存储器还包括辅助电荷阻挡层9，所述辅助电荷阻挡层9设置于所述电荷阻挡层2和所述第二电荷俘获层4之间，且所述辅助电荷阻挡层9与所述第一电荷俘获层3邻接设置。
本发明一些实施例中，参考图2，图2与图1的区别还在于：图2所示的所述双半浮栅光电存储器中的所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度均小于20nm，有利于形成量子点，提高所述双半浮栅光电存储器的数据保持特性，而且图2所示的所述双半浮栅光电存储器中所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度相等或不相等，因为图2所示的所述双半浮栅光电存储器中所述第二电荷俘获层4设置于所述辅助电荷阻挡层9上，所以即使所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度相等，也可以实现设置于所述第一电荷俘获层3上表面的所述电荷隧穿层5的厚度大于设置于所述第二电荷俘获层4的上表面的所述电荷隧穿层5的厚度。
本发明一些实施例中，所述辅助电荷阻挡层9的组成材料与所述电荷隧穿层5的组成材料相同或不同。
本发明一些实施例中，所述辅助电荷阻挡层9的组成材料与所述电荷阻挡层2的组成材料相同或不同。
图3为本发明第三种实施例的双半浮栅光电存储器的结构剖视图。
本发明一些实施例中，参考图1和图3，图3与图1的区别在于：图3所示的所述双半浮栅光电存储器中的所述电荷隧穿层(图中未标示)包括第一电荷隧穿层51和第二电荷隧穿层52，所述第一电荷隧穿层51的一部分设置于所述电荷阻挡层2和所述第二电荷俘获层4之间，所述第一电荷隧穿层51的另一部分设置于所述第一电荷俘获层3的上表面，所述第二电荷隧穿层52设置于所述第二电荷俘获层4的上表面和所述第一电荷隧穿层51的上表面，即所述第一电荷隧穿层51呈z形结构，沿所述第一电荷俘获层3的上表面、所述第一电荷俘获层3和所述第二电荷俘获层4的邻接面、所述第二电荷俘获层4的下表面设置，制备工艺简单方便，能节省时间投入和成本投入，其中设置于所述电荷阻挡层2和所述第二电荷俘获层4之间的所述第一电荷隧穿层51作为辅助电荷阻挡层使用。
本发明一些实施例中，参考图3，图3与图1的区别还在于：图3所示的所述双半浮栅光电存储器中的所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度均小于20nm，有利于形成量子点，提高所述双半浮栅光电存储器的数据保持特性，而且图3所示的所述双半浮栅光电存储器中所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度相等或不相等，因为图3所示的所述双半浮栅光电存储器中所述第二电荷俘获层4设置于部分所述第一电荷隧穿层51的上表面，所以即使所述第一电荷俘获层3的厚度和所述第二电荷俘获层4的厚度相等，也可以实现设置于所述第一电荷俘获层3上表面的所述电荷隧穿层5的厚度大于设置于所述第二电荷俘获层4的上表面的所述电荷隧穿层5的厚度。
本发明一些实施例中，所述第一电荷隧穿层51的厚度和所述第二电荷隧穿层52的厚度相等或不相等。
本发明一些实施例中，所述第一电荷隧穿层51的组成材料和所述第二电荷隧穿层52的组成材料相同或不同。
本发明一些实施例中，所述第一电荷俘获层和所述第二电荷俘获层的径向长度相等或不等，且所述第一电荷俘获层的径向长度和所述第二电荷俘获层的径向长度之和小于或等于所述电荷阻挡层的径向长度，且所述第二电荷俘获层和所述第一电荷俘获层在所述电荷阻挡层的上表面的投影面积不重叠。
本发明实施例中所述厚度为对应层级在轴向方向的最大长度，所述径向长度为对应层级在径向方向的最大长度，所述轴向方向为图1中A所示的方向，所述径向方向为与轴向方向垂直的方向。
图4为本发明实施例的双半浮栅光电存储器的制备方法的流程图。
本发明一些实施例中，参考图4，所述双半浮栅光电存储器的制备工艺包括以下步骤：
S1：形成所述栅极；
S2：在所述栅极的上表面形成所述电荷阻挡层；
S3：在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层，且使设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度；
S4：在所述电荷隧穿层形成所述有源沟道层；
S5：在所述有源沟道层的两侧分别形成所述源电极和所述漏电极，且使所述源电极和所述漏电极包覆部分所述有源沟道层。
本发明一些实施例中，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层的步骤包括以下步骤，参考图3：
S31：在所述电荷阻挡层2的部分上表面形成所述第一电荷俘获层3；
S32：在所述第一电荷俘获层3的上表面和所述电荷阻挡层2另一部分的上表面形成第一电荷隧穿层51；
S33：在邻接所述电荷阻挡层2的所述第一电荷隧穿层51的上表面形成所述第二电荷俘获层4，使所述第一电荷隧穿层51的该部分设置于所述电荷阻挡层2和所述第二电荷俘获层4之间，以作为辅助电荷阻挡层使用；
S34：在所述第二电荷俘获层4的上表面和所述第一电荷隧穿层51的另一部分的上表面形成第二电荷隧穿层52。
本发明另一些实施例中，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层的步骤包括以下步骤，参考图1：
S301：在所述电荷阻挡层2的部分上表面形成所述第一电荷俘获层3；
S302：在所述电荷阻挡层2的另一部分上表面形成所述第二电荷俘获层4，并使第二电荷俘获层4的厚度大于所述第一电荷俘获层3的厚度；
S303：在所述第一电荷俘获层3的上表面和所述第二电荷俘获层4的上表面设置原电荷隧穿层；
S304：通过刻蚀工艺刻蚀所述原电荷隧穿层以使所述原电荷隧穿层的上表面处于同一水平面形成所述电荷隧穿层5。
本发明又一些实施例中，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层的步骤包括以下步骤，参考图2：
S311：在所述电荷阻挡层2的部分上表面形成所述第一电荷俘获层3；
S312：在所述电荷阻挡层2的另一部分上表面形成辅助电荷阻挡层9；
S313：在所述辅助电荷阻挡层9的上表面形成所述第二电荷俘获层4；
S314：在所述第一电荷俘获层3的上表面和所述第二电荷俘获层4的上表面设置原电荷隧穿层；
S315：通过刻蚀工艺刻蚀所述原电荷隧穿层以使所述原电荷隧穿层的上表面处于同一水平面形成所述电荷隧穿层5。
本发明一些实施例中，所述步骤S312具体为，先在所述电荷阻挡层2的另一部分上表面和所述第一电荷俘获层3的上表面形成原辅助电荷阻挡层；再通过刻蚀工艺刻蚀掉所述第一电荷俘获层3的上表面的原辅助电荷阻挡层，以在所述电荷阻挡层2的另一部分上表面形成所述辅助电荷阻挡层9。
本发明另一些实施例中，所述步骤S312中，采用掩膜版在所述电荷阻挡层2的另一部分上表面沉积形成辅助电荷阻挡层9。
本发明一些实施例中，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层的步骤中，采用两步顺序法热蒸发制备所述第一电荷俘获层和所述第二电荷俘获层。
本发明一些具体实施例中，采用两步顺序法热蒸发制备CsPbBr3钙钛矿量子点，包括步骤：将PbBr2(367.01g/mol)和CsBr(212.81g/mol)按照1.1：1的摩尔比进行称量，放入束源炉中。将清洗后备用的衬底放入基板，设置基板转速10r/min，保持基板挡板关闭，关闭腔体开始抽真空。待腔体压力低于7*10-4Pa，开启PbBr2束源炉的加热，升温速率设置为8℃/min，同时观察膜厚仪显示的实时蒸发速率，待PbBr2的蒸发速率稳定在0.1nm/s时，打开基板挡板，沉积至目标厚度立即关闭挡板，关闭PbBr2束源炉的加热。当实时蒸发速率为0时，开启CsBr束源炉的加热，待CsBr的蒸发速率稳定在0.05nm/s时，再次打开基板挡板，沉积至目标厚度立即关闭挡板，关闭CsBr束源炉加热。持续抽真空直至膜厚仪显示实时速率为0时，打开腔体，取出样品，放入管式炉进行200℃后退火处理30min，然后放入手套箱内保存。
本发明一些具体实施例中，采用两步顺序法热蒸发制备CsPbCl2Br钙钛矿量子点，包括步骤：将PbCl2(278.1g/mol)和CsBr(212.81g/mol)按照1.1：1的摩尔比进行称量，放入束源炉中。将清洗后备用的衬底放入基板，设置基板转速10r/min，保持基板挡板关闭，关闭腔体开始抽真空。待腔体压力低于7*10-4Pa，开启PbCl2束源炉的加热，升温速率设置为8℃/min，同时观察膜厚仪显示的实时蒸发速率，待PbCl2的蒸发速率稳定在0.1nm/s时，打开基板挡板，沉积至目标厚度立即关闭挡板，关闭PbCl2束源炉的加热。当实时蒸发速率为0时，开启CsBr束源炉的加热，待CsBr的蒸发速率稳定在0.05nm/s时，再次打开基板挡板，沉积至目标厚度立即关闭挡板，关闭CsBr束源炉加热。持续抽真空直至膜厚仪显示实时速率为0时，打开腔体，取出样品，放入管式炉进行200℃后退火处理30min，然后放入手套箱内保存。
本发明一些具体实施例中，所述双半浮栅光电存储器中的混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的制备工艺包括以下步骤：
S100：硅片衬底清洗，采用重掺杂p型单晶硅片作为器件的衬底，并作为所述栅极，所述重掺杂p型单晶硅片电阻率为0.001～0.005Ω·cm；清洗时首先采用标准的RCA工艺对硅片进行清洗，然后利用氢氟酸去除硅片表面的自然氧化层，最后使用烘干机进行烘干备用，RCA工艺是一种普遍的湿式化学清洗法，在此不再赘述；
S101：采用原子层沉积技术生长氧化铝电荷阻挡层，整个Al2O3电荷阻挡层在同一反应腔内由硅衬底表面从下至上均匀沉积40nm；
S102：热蒸发生长CsPbCl2Br钙钛矿量子点电荷俘获层，在所述氧化铝电荷阻挡层上采用所述两步顺序法热蒸发均匀生长厚度约为10nm的CsPbCl2Br钙钛矿量子点作为第一电荷俘获层；
S103：采用原子层沉积技术生长第一氧化铝电荷隧穿层，在所述CsPbCl2Br钙钛矿量子点电荷俘获层的上表面和所述氧化铝电荷阻挡层的上表面通过原子层沉积技术生长一层约5nm厚的氧化铝，以作为第一电荷隧穿层；
S104：热蒸发生长CsPbBr3钙钛矿量子点电荷俘获层，在所述第一氧化铝电荷隧穿层上采用所述两步顺序法热蒸发均匀生长厚度约为10nm的CsPbBr3钙钛矿量子点作为器件的第二电荷俘获层，且第二电荷俘获层和第一电荷俘获层不重叠；
S105：采用原子层沉积技术生长第二氧化铝电荷隧穿层，在所述CsPbBr3钙钛矿量子点电荷俘获层的上表面和所述第一氧化铝电荷隧穿层的上表面通过原子层沉积技术生长5nm厚的氧化铝，以作为第二电荷隧穿层；此时，所述CsPbBr3钙钛矿量子点电荷俘获层上方的氧化铝电荷隧穿层只有第二氧化铝电荷隧穿层，厚度约为5nm，而所述CsPbCl2Br钙钛矿量子点电荷俘获层上方的氧化铝电荷隧穿层包括所述第一氧化铝电荷隧穿层和所述第二氧化铝电荷隧穿层，厚度约为10nm；
S106：采用物理气相沉积生长a-IGZO沟道薄膜并定义沟道图形，首先在室温环境下采用射频磁控溅射方法在第二氧化铝电荷隧穿层上沉积30nm厚的a-IGZO薄膜，然后通过硬掩模的方法定义出沟道图形，以此形成a-IGZO有源沟道层；
S107：热蒸发制备源电极和漏电极，采用定制的电极掩模版定义源漏电极图形，然后通过热蒸发的方法制备Au源电极和Au漏电极，沉积厚度约为100nm。至此，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器制备完成。电学测试前，器件均经过200℃后退火处理。
图5为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在初始态和不同电压编程后的转移特性曲线示意图。
在编程测试中，首先选取一个未测试过的fresh器件，然后保持源电极和漏电极接地，持续进行脉冲编程测试固定栅极编程时间，改变不同的编程电压，得到该器件一系列的转移特性曲线，如图5所示。所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器随着编程电压由6V增加至14V，相应的编程后的转移特性曲线逐渐向正方向平行移动，编程窗口由0.8V增加至4.2V，可见，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在没有单色光光照条件时具有电脉冲编程特性。
图6为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长光照下编程窗口与栅极脉冲电压的关系曲线示意图。
图6是把不同波长的转移特性曲线进行阈值电压提取，然后做出不同波长下阈值电压与栅极脉冲电压的关系图，编程条件为固定编程时间200μs，固定光照强度1mw/cm2，当光照波长为625nm和565nm时，改变不同的栅极电压，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的转移特性曲线几乎与黑暗环境下(In dark)重合，阈值电压都是随着栅极脉冲电压的增加而增加。值得注意的是，当脉冲电压低于9.5V时，随着栅极脉冲编程电压的增加，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的转移特性曲线向正方向水平移动，阈值电压也逐渐增加，而且逐渐趋于饱和至1.1V。因为在栅极脉冲电压的作用下氧化铝电荷隧穿层的能带发生弯曲，但是由于此时的栅极脉冲电压较小，所述a-IGZO有源沟道层中的电子主要在所述CsPbBr3钙钛矿量子点电荷俘获层一侧的氧化铝电荷隧穿层，即在所述第二氧化铝电荷隧穿层通过F-N隧穿进入所述CsPbBr3钙钛矿量子点电荷俘获层，进而被缺陷所俘获。而所述CsPbCl2Br钙钛矿量子点电荷俘获层一侧的氧化铝电荷隧穿层厚度较厚，较低的栅极电压不足以使得该侧氧化铝电荷隧穿层的能带发生较大的弯曲，因此，在这种势垒高度下，电子无法穿过所述CsPbCl2Br钙钛矿量子点电荷俘获层侧的所述第一氧化铝电荷隧穿层和所述第二氧化铝电荷隧穿层。但是，当栅极电压高于9.5V，器件阈值电压在又开始逐渐增加并趋于新的饱和，如图6所示，由1.1V增加至5V。因为，此时的栅极电压较大，使得所述CsPbBr3钙钛矿量子点电荷俘获层和所述CsPbCl2Br钙钛矿量子点电荷俘获层两侧上方不同厚度的氧化铝电荷隧穿层的能带均发生较大的弯曲，而所述a-IGZO有源沟道层中的电子在栅极电压作用下能够以F-N隧穿的方式从两侧的氧化铝电荷隧穿层进入所述CsPbBr3钙钛矿量子点电荷俘获层和所述CsPbCl2Br钙钛矿量子点电荷俘获层。由于被俘获的电子进一步增多，器件阈值电压也会继续增大，直至趋于新的饱和态。
当光照波长分别为530nm和490nm时，如图6所示，栅极脉冲电压由5V增加至9.5V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的阈值电压由1V逐渐增加至2.3V；栅极脉冲电压由9.5V增加至16V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的阈值电压由2.3V增加至6.5V。因为所述CsPbBr3钙钛矿量子点电荷俘获层能够吸收530nm和490nm的单色光照并产生大量电子空穴对，光生电子在栅压作用下会继续被所述CsPbBr3钙钛矿量子点电荷俘获层中的缺陷俘获，使得器件阈值电压增大，编程窗口增加。因此，由于所述CsPbBr3钙钛矿量子点电荷俘获层在该波段能够发生光响应，同样的栅极脉冲电压下，器件在该波段下的阈值电压更大。
当光照波长分别为430nm和405nm时，栅极脉冲电压由5V增加至9.5V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的阈值电压由1.1V逐渐增加至2.4V；栅极脉冲电压由9.5V增加至16V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的阈值电压由2.4V增加至9V。可以看出，当脉冲电压低于9.5V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的所述第一电荷俘获层和所述第二电荷俘获层中的两种量子点虽然能够发生光响应，但由于栅压较低，只有氧化铝电荷隧穿层较薄的一侧，即所述CsPbBr3钙钛矿量子点电荷俘获层一侧能够发生F-N隧穿。而当栅压高于9.5V以后，器件两侧的氧化铝电荷隧穿层势垒在栅压应力下发生弯曲，且均足够发生F-N隧穿，因此器件的阈值电压进一步增大并趋于新的饱和态。值得一提的是，由于CsPbBr3和CsPbCl2Br两种钙钛矿量子点都能够吸收该波段的光照产生电子空穴对，而且大量的光生电子被缺陷所俘获，因此在同样的栅压下，器件的阈值电压明显高于前两个波段下的阈值电压。
图7为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在低栅极脉冲电压下不同波长对应的器件的编程特性曲线示意图；图8为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同低栅极脉冲电压对应的器件的编程窗口与光照波长的曲线示意图；图9为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在高栅极脉冲电压下不同波长对应的器件的编程特性曲线示意图；图10为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同高栅极脉冲电压对应的器件的编程窗口与光照波长的曲线示意图。
参考图7，采用的栅极脉冲电压为8V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长下的转移特性曲线，可以看出，当光照波长为625nm时，器件转特性曲线与没有光照时几乎一致，因为钙钛矿量子点对该波长的光照没有响应；当光照波长为530nm时，此时CsPbBr3钙钛矿量子点能够吸收该波长的能量，产生电子空穴对，光生电子在正栅压的作用下被所述CsPbBr3钙钛矿量子点电荷俘获层的缺陷所俘获，光生空穴通过F-N隧穿的方式进入所述a-IGZO有源沟道层中，使得器件阈值电压增大，转移特性曲线向正方向移动。当光照波长为430nm，此时CsPbBr3钙钛矿量子点和CsPbCl2Br钙钛矿量子点均能够吸收该波长的能量，但是由于所述CsPbCl2Br钙钛矿量子点电荷俘获层一侧的氧化铝电荷隧穿层厚度较厚，栅极电压较低不足以使得光生空穴隧穿至所述a-IGZO有源沟道层中，因此转移特性曲线与530nm光照时相比几乎没有移动。
参考图8，分别选取栅极脉冲电压为7V、7.5V和8V，当光照波长为625nm和565nm时，器件阈值电压约为1.2V；当光照波长为530nm、490nm、430nm和405nm时，器件阈值电压约为2.3V。可以看出，由于只有所述CsPbBr3钙钛矿量子点电荷俘获层一侧的光响应，器件阈值电压在低脉冲电压时随着波长的改变呈现出两种存储态。
参考图9，在脉冲编程电压为16V时，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长下的转移特性曲线，可以看出，与低脉冲栅压不同的是，当光照波长为430nm，两种钙钛矿量子点均吸收光子能量产生电子空穴对，由于此时脉冲栅压较高，为16V，足以使得光生空穴通过F-N隧穿的方式穿过10nm厚的氧化铝电荷隧穿层进入所述a-IGZO有源沟道层中，因此器件的阈值电压会进一步增大，转移特性曲线继续向正方向移动。
参考图10，分别选取栅极脉冲电压为15V、15.5V和16V，此时栅极电压较高，器件两侧不同厚度的氧化铝电荷隧穿层均能够发生F-N隧穿。当光照波长为625nm和565nm时，器件阈值电压约为5V；当光照波长为530nm和490nm时，器件阈值电压约为6.7V；当光照波长为430nm和405nm时，器件阈值电压约为9V；可以看出，在高栅压下，氧化铝电荷隧穿层能带弯曲较大，势垒高度降低，CsPbBr3和CsPbCl2Br两种钙钛矿量子点均能够发生F-N隧穿，因此所述CsPbBr3钙钛矿量子点电荷俘获层和所述CsPbCl2Br钙钛矿量子点电荷俘获层分别在能够发生光相应的波段产生大量电子空穴对，进一步被缺陷俘获，使得器件阈值电压增大，图10中器件阈值电压随着波长的改变，呈现出三种不同的存储态。
图11为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同波长光照下擦除窗口与栅极脉冲电压的关系曲线示意图。
图11是器件在不同波长单色光照下的电压擦除特性，通过对转移特性曲线处理得到器件阈值电压与栅极电压的关系，可以看出，当光照波长分别为625nm和565nm时，器件的擦除窗口几乎没有变化，接近于0。主要是由于钙钛矿量子点对该波段的光照没有响应，因此与无光照时的擦除特性一致，没有擦除窗口。当光照波长分别为530nm和490nm时，随着栅极电压由-5V增加至-16V，器件擦除窗口由0V增加至-3.5V。值得注意的是，当栅极电压为-5V至-9.5V时，器件擦除窗口由0V增加至-2V，且趋于饱和，当栅极电压为-10V至-16V时，器件擦除窗口又由-2V增加至-3.5V。主要原因是当栅极电压较小时，只有CsPbBr3钙钛矿量子点一侧较薄的氧化铝电荷隧穿层可以发生F-N隧穿，在该波段CsPbBr3钙钛矿量子点能够吸收光照产生电子空穴对，而较厚一侧势垒高度较高，不足以发生隧穿，因此器件擦除窗口在逐渐增大以后趋于饱和。
图12为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在低栅极脉冲电压下不同波长对应的器件的擦除特性曲线示意图；图13为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同低栅极脉冲电压对应的器件的擦除窗口与光照波长的关系曲线示意图；图14为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在高栅极脉冲电压下不同波长对应的器件的擦除特性曲线示意图；图15为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器不同高栅极脉冲电压对应的器件的擦除窗口与光照波长的关系曲线示意图。
当栅极脉冲电压较低时，选取栅极脉冲电压Vg＝-7V，擦除时间固定为500μs，光照强度为1mw/cm2，改变不同的波长对所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器进行测试。参考图12，波长为625nm时与黑暗环境下的转移特性曲线重合，说明由于钙钛矿量子点对625nm的光照没有响应，因此该波段的光照对器件擦除特性没有影响。而当波长为530nm时，器件转移特性曲线向负方向水平移动，擦除窗口约为1.8V。主要是由于CsPbBr3钙钛矿量子点能够吸收530nm的光照并产生电子空穴对，其中空穴在栅压作用下中和了所述CsPbCl2Br钙钛矿量子点电荷俘获层中被缺陷所俘获的电子，导致器件阈值电压减小，器件转移特性曲线向负方向移动。而当波长为430nm时，器件转移特性曲线相比于530nm几乎没有移动。主要原因是此时虽然CsPbBr3和CsPbCl2Br两种钙钛矿量子点均能够吸收430nm的光照，提供大量的光生电子空穴对，但由于栅压较低，所述CsPbBr3钙钛矿量子点电荷俘获层一侧的氧化铝电荷隧穿层厚度较厚，电子不足以通过F-N隧穿的方式进入所述CsPbBr3钙钛矿量子点电荷俘获层，因此器件的阈值电压没有改变，器件转移特性曲线没有移动。
参考图13，选取了三个代表性的低栅压(-8.5V、-9V、-9.5V)下混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的擦除窗口与光照波长的关系。可以看出，器件在625nm和565nm波段擦除窗口约为0V，当波长为530nm以下时，器件擦除窗口约为1.9V。
当栅极电压较高时，选取栅极电压Vg＝-13V，擦除时间固定为500μs，光照强度为1mw/cm2，改变不同的波长对所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器进行测试。参考图14，可以看出，波长为625nm时与黑暗环境下的转移特性曲线重合，同样是由于钙钛矿量子点对625nm的光照没有响应，因此625nm的光照对器件擦除特性曲线没有影响。当波长为530nm时，器件转移特性曲线向负方向水平移动，擦除窗口从0V增加至3.5V。主要是由于CsPbBr3钙钛矿量子点能够吸收530nm的光照并产生电子空穴对，其中空穴在栅压作用下中和了所述CsPbBr3钙钛矿量子点电荷俘获层中被缺陷所俘获的电子，导致器件阈值电压减小，器件转移特性曲线向负方向移动。而当波长为430nm时，器件转移特性曲线进一步向负方向移动，擦除窗口从3.5V增加至4.9V。主要是因为CsPbBr3和CsPbCl2Br两种钙钛矿量子点均能够吸收430nm的光照，而且此时的栅压较高，使得所述CsPbBr3钙钛矿量子点电荷俘获层和所述CsPbCl2Br钙钛矿量子点电荷俘获层上方的不同厚度的氧化铝电荷隧穿层能带发生弯曲，足以使得CsPbBr3和CsPbCl2Br两种钙钛矿量子点产生的光生电子都能通过F-N隧穿的方式进入电荷俘获层中和被缺陷俘获的电子，使得器件阈值电压减小，转移特性曲线进一步向负方向移动。
参考图15，选取三个代表性的高栅压下(-14.5V、-15V、-15.5V)混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的擦除窗口与光照波长的关系，可以看出，器件在625nm和565nm波段擦除窗口约为0V；在530nm和490nm波段时，器件擦除窗口约为3.5V；在430nm和405nm波段时，器件擦除窗口约为4.9V。
图16为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器在不同的栅极脉冲电压和光照波长下的存储特性曲线示意图。
通过控制不同的栅极脉冲电压和光照波长，所述混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器具有多级存储特性，如图16所示，通过控制不同的栅极脉冲电压和光照波长，可以实现四级存储单元：存储态1、存储态2、存储态3、存储态4。其中器件存储态1的电压脉冲条件为-13V/500μs，光照波长为430nm，光照强度为1mw/cm2；存储态2的电压脉冲条件为-8V/500μs，光照波长为530nm，光照强度为1mw/cm2；存储态3的电压脉冲条件为8V/200μs，光照波长为530nm，光照强度为1mw/cm2；存储态4的电压脉冲条件为11V/200μs，光照波长为430nm，光照强度为1mw/cm2。可以看出，不同的存储态之间具有较大的存储窗口，从而保证在读取器件不同存储状态时不会出现误读或数据串扰等问题。
图17为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的数据保持特性曲线示意图。
参考图17，存储态1和存储态2是器件的两个不同擦除态，其中存储态1擦除条件是波长430nm，光照强度1mw/cm2，-13V/500μs的脉冲电压，对应的阈值电压为-4.5V。存储态2擦除条件是波长530nm，光照强度1mw/cm2，-8V/500μs的脉冲电压，对应的阈值电压为-1.8V。存储态3和存储态4是器件的两个不同编程态，其中存储态3编程条件是波长530nm，光照强度1mw/cm2，8V/200μs的脉冲电压，对应的阈值电压为2V。存储态4编程条件是波长430nm，光照强度1mw/cm2，11V/200μs的脉冲电压，对应的阈值电压为6V。经过104s以后，器件的四个存储态之间阈值电压之差均能够保持1V以上，表现出较好的数据保持特性。其中存储态1和存储态4之间的阈值电压之差在经过104s以后，从10.5V减小至9.8V，衰减窗口仅为6.7％，一方面说明热蒸发制备的钙钛矿量子点结构电荷俘获层能够有效的抑制电荷流失，提高数据存储时间；另一方面，由于ALD制备的氧化铝电荷隧穿层薄膜质量较好，不易于形成电荷泄漏通道，提高了器件的保持特性。
图18为本发明实施例中混合钙钛矿量子点浮栅a-IGZO薄膜晶体管光电存储器的编程耐受性曲线和擦除耐受性曲线示意图。
耐受性测试的测试方法是将存储器一直反复的进行编程和擦除操作，分别得到每次编程和擦除后的阈值电压。具体步骤如下：1，测得器件的初始态转移特性曲线；2，采用编程条件为光照波长530nm，光照强度1mw/cm2，8V/200μs的脉冲电压对器件进行编程操作，并得到编程后的阈值电压；3，然后采用光照波长530nm，光照强度1mw/cm2，-8V/500μs的脉冲电压对器件进行擦除操作，并得到擦除后的阈值电压；4，一直重复步骤2和步骤3两个步骤；5，最后得到器件编程和擦除后阈值电压与循环次数的关系。从图18可以看出，直至600次编程和擦除的循环操作，器件阈值电压窗口仍能保持稳定，约为3.6V，当继续进行编程和擦除操作时，器件阈值电压窗口开始衰减，主要是因为长时间的电压应力，导致器件性能退化。值得一提的是，经过1000次编程和擦除的循环操作后，器件阈值电压窗口从3.64V减小为3.11V，衰减窗口仅为14.5％，表现出了较好的编程耐受性和擦除耐受性。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (14)

1.一种双半浮栅光电存储器，其特征在于，包括：
栅极；
电荷阻挡层，设置于所述栅极的上表面；
电荷俘获层，包括第一电荷俘获层和第二电荷俘获层，所述第一电荷俘获层设置于所述电荷阻挡层的部分上表面，所述第二电荷俘获层设置于所述电荷阻挡层的另一部分的上表面；
电荷隧穿层，设置于所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面，且设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度；
有源沟道层，设置于所述电荷隧穿层的上表面；以及，
源电极和漏电极，分别设置于所述有源沟道层的两侧且包覆部分所述有源沟道层；
其中，所述第一电荷俘获层和所述第二电荷俘获层均采用钙钛矿量子点制作而成，且所述第一电荷俘获层的组成材料的带隙宽度和所述第二电荷俘获层的组成材料的带隙宽度不同。
2.根据权利要求1所述的双半浮栅光电存储器，其特征在于，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度之差小于5nm。
3.根据权利要求1所述的双半浮栅光电存储器，其特征在于，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度均小于20nm，且所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度不相等。
4.根据权利要求1所述的双半浮栅光电存储器，其特征在于，设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度为5-7nm。
5.根据权利要求1所述的双半浮栅光电存储器，其特征在于，设置于所述第一电荷俘获层的上表面的所述电荷隧穿层的厚度为10-15nm。
6.根据权利要求1所述的双半浮栅光电存储器，其特征在于，所述钙钛矿量子点的结构式为CsPbXnYmZp，所述X、所述Y和所述Z分别为Br元素、I元素和Cl元素，所述n、所述m和所述p的取值均为0、1、2和3中的任意一个，且所述n、所述m和所述p相加等于3。
7.根据权利要求1所述的双半浮栅光电存储器，其特征在于，所述电荷隧穿层包括第一电荷隧穿层和第二电荷隧穿层，所述第一电荷隧穿层的一部分设置于所述电荷阻挡层和所述第二电荷俘获层之间，所述第一电荷隧穿层的另一部分设置于所述第一电荷俘获层的上表面，所述第二电荷隧穿层设置于所述第二电荷俘获层的上表面和所述第一电荷隧穿层的上表面。
8.根据权利要求1所述的双半浮栅光电存储器，其特征在于，还包括辅助电荷阻挡层，所述辅助电荷阻挡层设置于所述电荷阻挡层和所述第二电荷俘获层之间，且所述辅助电荷阻挡层与所述第一电荷俘获层邻接设置。
9.根据权利要求7或8所述的双半浮栅光电存储器，其特征在于，所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度均小于20nm，且所述第一电荷俘获层的厚度和所述第二电荷俘获层的厚度相等或不相等。
10.根据权利要求7所述的双半浮栅光电存储器，其特征在于，所述第一电荷隧穿层的厚度和所述第二电荷隧穿层的厚度相等或不相等。
11.根据权利要求1所述的双半浮栅光电存储器，其特征在于，还包括衬底，所述栅极设置于所述衬底的上表面。
12.根据权利要求1-11任一项所述的双半浮栅光电存储器的制备工艺，其特征在于，包括以下步骤：
S1：形成所述栅极；
S2：在所述栅极的上表面形成所述电荷阻挡层；
S3：在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层，且使设置于所述第一电荷俘获层上表面的所述电荷隧穿层的厚度大于设置于所述第二电荷俘获层的上表面的所述电荷隧穿层的厚度，采用钙钛矿量子点制作所述第一电荷俘获层和所述第二电荷俘获层，且使所述第一电荷俘获层的组成材料的带隙宽度和所述第二电荷俘获层的组成材料的带隙宽度不同；
S4：在所述电荷隧穿层形成所述有源沟道层；
S5：在所述有源沟道层的两侧分别形成所述源电极和所述漏电极，且使所述源电极和所述漏电极包覆部分所述有源沟道层。
13.根据权利要求12所述的双半浮栅光电存储器的制备工艺，其特征在于，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层，在所述第一电荷俘获层的上表面和所述第二电荷俘获层的上表面形成电荷隧穿层的步骤包括：
S31：在所述电荷阻挡层的部分上表面形成所述第一电荷俘获层；
S32：在所述第一电荷俘获层的上表面和所述电荷阻挡层另一部分的上表面形成第一电荷隧穿层；
S33：在邻接所述电荷阻挡层的所述第一电荷隧穿层的上表面形成所述第二电荷俘获层；
S34：在所述第二电荷俘获层的上表面和所述第一电荷隧穿层的另一部分的上表面形成第二电荷隧穿层。
14.根据权利要求12所述的双半浮栅光电存储器的制备工艺，其特征在于，所述步骤S3中，在所述电荷阻挡层的上表面形成所述第一电荷俘获层和所述第二电荷俘获层的步骤中，采用两步顺序法热蒸发制备所述第一电荷俘获层和所述第二电荷俘获层。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114023844B (zh) * 2021-10-15 2024-08-09 广州诚毅科技咨询有限公司 一种自驱动光电探测器及其制备方法
CN114220818A (zh) * 2021-12-14 2022-03-22 上海集成电路制造创新中心有限公司 可擦写存储器及其制造方法
CN114864736A (zh) * 2022-02-24 2022-08-05 电子科技大学 一种基于二维过渡金属硫化物半导体的新型激子调控器件及其制备方法和调控方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060360A (en) * 1997-04-14 2000-05-09 Taiwan Semiconductor Manufacturing Company Method of manufacture of P-channel EEprom and flash EEprom devices
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure
US7164177B2 (en) * 2004-01-02 2007-01-16 Powerchip Semiconductor Corp. Multi-level memory cell
CN100561753C (zh) * 2006-01-11 2009-11-18 中芯国际集成电路制造(上海)有限公司 堆叠栅-源一侧电子注入闪存储器及其制造方法
CN102299163B (zh) * 2011-09-13 2014-01-08 中国科学院上海高等研究院 图像传感器
US9899485B2 (en) * 2016-06-07 2018-02-20 International Business Machines Corporation Spatially decoupled floating gate semiconductor device
CN107482014B (zh) * 2017-07-04 2019-04-12 复旦大学 一种多级单元薄膜晶体管存储器及其制备方法
CN111463212B (zh) * 2020-03-12 2022-06-21 复旦大学 一种快速可擦写浮栅存储器及其制备方法
CN112201658A (zh) * 2020-09-10 2021-01-08 福州大学 一种基于自组装隧穿层的浮栅型光电晶体管存储器及其制备方法

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