CN113380621A - 半导体器件及其制造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 145
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 48
- 238000000034 method Methods 0.000 title description 44
- 238000002161 passivation Methods 0.000 claims abstract description 420
- 239000002184 metal Substances 0.000 claims abstract description 284
- 229910052751 metal Inorganic materials 0.000 claims abstract description 284
- 239000000758 substrate Substances 0.000 claims abstract description 73
- 230000001413 cellular effect Effects 0.000 claims abstract description 32
- 239000000463 material Substances 0.000 claims description 182
- 230000004888 barrier function Effects 0.000 claims description 80
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 74
- 235000012239 silicon dioxide Nutrition 0.000 claims description 37
- 239000000377 silicon dioxide Substances 0.000 claims description 37
- 239000012535 impurity Substances 0.000 claims description 27
- 229910052710 silicon Inorganic materials 0.000 claims description 21
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 20
- 238000000151 deposition Methods 0.000 claims description 17
- 239000004642 Polyimide Substances 0.000 claims description 15
- 229920001721 polyimide Polymers 0.000 claims description 15
- 150000002500 ions Chemical class 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 12
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 8
- 229910052782 aluminium Inorganic materials 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 229910052718 tin Inorganic materials 0.000 claims description 8
- 229910052721 tungsten Inorganic materials 0.000 claims description 8
- 230000006870 function Effects 0.000 claims description 7
- 239000003990 capacitor Substances 0.000 claims description 6
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 239000010410 layer Substances 0.000 description 691
- 238000005530 etching Methods 0.000 description 65
- 238000009826 distribution Methods 0.000 description 34
- 230000005684 electric field Effects 0.000 description 34
- 230000008569 process Effects 0.000 description 29
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 24
- 229910021645 metal ion Inorganic materials 0.000 description 23
- 239000000126 substance Substances 0.000 description 23
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 14
- 230000035882 stress Effects 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 229910044991 metal oxide Inorganic materials 0.000 description 9
- 150000004706 metal oxides Chemical class 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000012360 testing method Methods 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000007769 metal material Substances 0.000 description 4
- 238000004806 packaging method and process Methods 0.000 description 4
- 238000012858 packaging process Methods 0.000 description 4
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- -1 AlSiCu Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000008020 evaporation Effects 0.000 description 2
- 238000001704 evaporation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
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- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
公开了一种半导体器件及其制造方法，半导体器件包括：衬底，衬底中设置有实现器件功能的元胞器件结构；位于衬底上方的第一介质层，第一介质层中设置有第一类接触孔和第二类接触孔，第一类接触孔和第二类接触孔贯穿第一介质层；位于第一介质层上方的元胞区金属电极和终端区金属电极，元胞区金属电极填充第一类接触孔，终端区金属电极填充第二类接触孔；位于所述第一介质层上方的第二介质层，第二介质层填充元胞区金属电极和终端区金属电极间的间隙；位于第二介质层上方的钝化层，钝化层暴露出部分元胞区金属电极和部分第一介质层，部分钝化层或第二介质层位于终端区金属电极的外围。本发明实施例的半导体器件提高了半导体器件的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半导体器件及其制造方法。
背景技术
半导体器件通常包括在衬底上方依次层叠的介质层、金属层和钝化层。半导体器件在制造过程中，需要刻蚀金属层和钝化层。由于工艺需求，金属层和钝化层均需要被过刻蚀。金属层被过刻蚀的过程中，金属层被刻蚀区域下方的介质层被刻蚀。钝化层被过刻蚀的过程中，划片道区域的介质层被刻蚀。被刻蚀的介质层的厚度减薄，外界气氛中的金属离子、水汽、化学物质等杂质易侵入介质层中并透过厚度减薄的介质层影响衬底中元胞器件结构的电场分布，降低了半导体器件的可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种半导体器件及其制造方法，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。
根据本发明实施例的第一方面，提供一种半导体器件，包括：
衬底，所述衬底中设置有实现器件功能的元胞器件结构；
位于所述衬底上方的第一介质层，所述第一介质层中设置有第一类接触孔和第二类接触孔，所述第一类接触孔和第二类接触孔贯穿所述第一介质层；
位于所述第一介质层上方的元胞区金属电极和终端区金属电极，所述元胞区金属电极填充所述第一类接触孔，所述终端区金属电极填充所述第二类接触孔；
位于所述第一介质层上方的第二介质层，所述第二介质层填充所述元胞区金属电极和所述终端区金属电极间的间隙；
位于所述第二介质层上方的钝化层，所述钝化层暴露出部分所述元胞区金属电极和部分所述第一介质层，部分所述钝化层位于所述终端区金属电极的外围。
可选地，所述半导体器件还包括：阻挡层，所述阻挡层位于所述第一介质层上方，所述阻挡层覆盖所述第一介质层，所述第一类接触孔和第二类接触孔贯穿所述阻挡层，所述钝化层暴露出部分所述阻挡层。
可选地，部分所述第二介质层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第二介质层、所述第一钝化层和所述第二钝化层的侧壁齐平。
可选地，部分所述钝化层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第一钝化层和所述第二钝化层的侧壁齐平。
可选地，部分所述钝化层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第二钝化层覆盖所述第一钝化层的侧壁。
可选地，所述第一钝化层的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合。
可选地，所述第一钝化层的厚度包括
至
可选地，所述第二钝化层的材料包括聚酰亚胺。
可选地，所述第二钝化层的厚度包括2至15um。
可选地，所述第一钝化层的材料包括不掺杂的二氧化硅，所述第一钝化层的厚度包括
至
可选地，所述第二钝化层的材料包括氮化硅或氮氧化硅，所述第二钝化层的厚度包括
至
可选地，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平。
可选地，所述阻挡层的材料包括氮化硅和氮氧化硅中一种材料或多种材料组合。
可选地，所述阻挡层的材料包括Ti、TiN、W、Al、Cu、Pt和Co 中一种材料或多种材料的组合。
可选地，所述阻挡层的厚度包括
至
可选地，金属层与所述阻挡层的刻蚀选择比高于所述金属层与所述第一介质层的刻蚀选择比，所述钝化层与所述阻挡层的刻蚀选择比高于所述钝化层与所述第一介质层的刻蚀选择比。
可选地，所述半导体器件包括划片道区域，所述终端区金属电极的侧壁与所述划片道区域的侧壁之间的距离大于等于30um；所述终端区金属电极的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
可选地，所述第二钝化层的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
可选地，所述第二介质层的材料包括二氧化硅或掺杂杂质离子的二氧化硅。
可选地，所述元胞器件结构包括：P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管、集成电路、闪存、互补金属氧化物半导体、双极型-互补金属氧化半导体-双扩散金属氧化半导体、微机电系统和肖特基器件。
根据本发明实施例的第二方面，提供一种半导体器件的制造方法，包括：
在衬底中形成实现器件功能的元胞器件结构；
在所述衬底上方形成第一介质层，在所述第一介质层中形成第一类接触孔和第二类接触孔，所述第一类接触孔和第二类接触孔贯穿所述第一介质层；
在所述第一介质层上方形成元胞区金属电极和终端区金属电极，所述元胞区金属电极填充所述第一类接触孔，所述终端区金属电极填充所述第二类接触孔；
在所述第一介质层上方形成第二介质层，所述第二介质层填充所述元胞区金属电极和所述终端区金属电极间的间隙；
在所述第二介质层上方形成钝化层，所述钝化层暴露出部分所述元胞区金属电极和部分所述第一介质层，部分所述钝化层位于所述终端区金属电极的外围。
可选地，在所述衬底上方形成第一介质层后，所述制造方法还包括：
在所述第一介质层上方形成阻挡层，所述阻挡层覆盖所述第一介质层，所述第一类接触孔和第二类接触孔贯穿所述阻挡层，所述钝化层暴露出部分所述阻挡层。
可选地，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，平坦化所述第二介质层材料使得所述第二介质层材料、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层材料上方依次沉积第一钝化层材料和第二钝化层材料，图案化所述第二钝化层材料、所述第一钝化层材料和所述第二介质层材料，形成所述第二钝化层、所述第一钝化层和所述第二介质层，所述第二介质层、所述第一钝化层和所述第二钝化层的侧壁齐平，部分所述第二介质层、所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
可选地，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，去除所述划片道区域的第二介质层材料，平坦化所述第二介质层材料得到所述第二介质层，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层上方依次沉积第一钝化层材料和第二钝化层材料，图案化所述第二钝化层材料，形成所述第二钝化层，以所述第二钝化层作为掩膜，图案化所述第一钝化层材料，形成所述第一钝化层，所述第一钝化层和所述第二钝化层的侧壁齐平，部分所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
可选地，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，去除所述划片道区域的第二介质层材料，平坦化所述第二介质层材料得到所述第二介质层，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层上方沉积第一钝化层材料，图形化所述第一钝化层材料以形成所述第一钝化层，在所述第一钝化层上方沉积第二钝化层材料，图形化所述第二钝化层材料以形成所述第二钝化层，所述第二钝化层覆盖所述第一钝化层的侧壁，部分所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
可选地，所述第一钝化层的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合。
可选地，所述第一钝化层的厚度包括
至
可选地，所述第二钝化层的材料包括聚酰亚胺。
可选地，所述第二钝化层的厚度包括2至15um。
可选地，所述第一钝化层的材料包括不掺杂的二氧化硅，所述第一钝化层的厚度包括
至
可选地，所述第二钝化层的材料包括氮化硅或氮氧化硅，所述第二钝化层的厚度包括
至
可选地，所述阻挡层的材料包括氮化硅和氮氧化硅中一种材料或多种材料组合。
可选地，所述阻挡层的材料包括Ti、TiN、W、Al、Cu、Pt和Co 中一种材料或多种材料的组合。
可选地，所述阻挡层的厚度包括
至
可选地，金属层与所述阻挡层的刻蚀选择比高于所述金属层与所述第一介质层的刻蚀选择比，所述钝化层与所述阻挡层的刻蚀选择比高于所述钝化层与所述第一介质层的刻蚀选择比。
可选地，所述半导体器件包括划片道区域，所述终端区金属电极的侧壁与所述划片道区域的侧壁之间的距离大于等于30um；所述终端区金属电极的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
可选地，所述第二钝化层的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
可选地，所述第二介质层的材料包括二氧化硅或掺杂杂质离子的二氧化硅。
可选地，所述元胞器件结构包括：P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管、集成电路、闪存、互补金属氧化物半导体、双极型-互补金属氧化半导体-双扩散金属氧化半导体、微机电系统和肖特基器件。
根据本发明实施例提供的半导体器件及其制造方法，第二介质层或钝化层将终端区金属电极和划片道区域隔离，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。第二介质层填充元胞区金属电极和终端区金属电极间的间隙，以及位于终端区金属电极的外围，并与元胞区金属电极和终端区金属电极齐平，后续钝化层淀积在平整的半导体表面，利于实现平坦化工艺，不会出现台阶覆盖差的问题，提高了在元胞区金属电极和终端区金属电极的拐角位置的台阶覆盖效果，在后续的封装、可靠性试验中钝化层不易出现裂缝和断裂的问题，提高了半导体器件的可靠性。
进一步地，金属层与阻挡层的刻蚀选择比高于金属层与第一介质层的刻蚀选择比，钝化层与阻挡层的刻蚀选择比高于钝化层与第一介质层的刻蚀选择比。在金属刻蚀工艺步骤和钝化层材料刻蚀工艺步骤中，阻挡层有效地阻挡过刻蚀，使第一介质层保留完整，外界气氛中的金属离子、水汽、化学物质等杂质无法透过第一介质层影响到第一介质层下方衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。
进一步地，第二介质层填充元胞区金属电极和终端区金属电极间的间隙，并与元胞区金属电极和终端区金属电极齐平，第一钝化层的厚度较传统结构厚度偏薄，用于刻蚀第一钝化层的过刻量较少，通过控制过刻量减少划片道区域的第一介质层被刻蚀，使第一介质层保留完整，外界气氛中的金属离子、水汽、化学物质等杂质无法透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。在形成钝化层之前将划片道区域的钝化层去除，可以减少同时刻蚀划片道区域的三层膜，即第二钝化层、第一钝化层以及第二介质层的难度；可以减少管芯边沿和划片道区域的台阶高度差，减少应力不匹配的情况；可以在管芯边沿的侧壁形成第一钝化层和第二钝化层的保护侧壁，使外界气氛中的金属离子、水汽、化学物质等无法透过完整的钝化层影响衬底内的元胞器件结构的电场分布。
进一步地，第二钝化层覆盖第一钝化层的侧壁，在划片道区域，第一钝化层和第二钝化层位于终端区金属电极的外围，第一钝化层和第二钝化层为终端区金属电极和划片道区域提供双重隔离，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。
进一步地，第二钝化层的材料为聚酰亚胺，具有良好的台阶填充能力、抗高温、抗腐蚀、抗辐射性能，还具有极佳的柔性可以增加芯片的抗冲击力和抗高湿能力，可以有效解决钝化层应力和封装工艺不匹配导致的裂缝、断裂等问题，改善器件性能的稳定性，减少可靠性风险。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了相关技术中的半导体器件的截面示意图；
图2示出了本发明第一实施例的半导体器件的截面示意图；
图3a至图3g示出了本发明第一实施例的半导体器件的制造方法不同阶段的截面示意图；
图4示出了本发明第二实施例的半导体器件的截面示意图；
图5a至图5g示出了本发明第二实施例的半导体器件的制造方法不同阶段的截面示意图；
图6示出了本发明第三实施例的半导体器件的截面示意图；
图7a至图7g示出了本发明第三实施例的半导体器件的制造方法不同阶段的截面示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出了相关技术中的半导体器件的截面示意图。如图1所示，半导体器件100包括：衬底110，衬底110中设置有实现器件功能的元胞器件结构(图中未示出)；元胞器件结构包括P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管(MOSFET)和传感器等结构。衬底110包括半导体基底111和位于半导体基底111上方的外延层112。位于衬底110上方的第一介质层121；第一介质层121的材料包括二氧化硅。位于第一介质层121上方的第二介质层122，第一介质层121和第二介质层122中设置有第一类接触孔131和第二类接触孔132，第一类接触孔131和第二类接触孔132贯穿第一介质层121和第二介质层122，延伸至衬底110中；第二介质层122的材料包括掺杂杂质离子的二氧化硅，例如掺杂硼元素的二氧化硅和掺杂磷元素的二氧化硅。位于第二介质层122上方的元胞区金属电极141和终端区金属电极142，元胞区金属电极141填充第一类接触孔131，终端区金属电极142填充第二类接触孔132，元胞区金属电极141和终端区金属电极142彼此隔离；需要说明的是，半导体器件100包括管芯101和划片道区域102。管芯101 包括元胞区和终端区，终端区包括栅极电极区、分压环区和截止环区，分压环区位于元胞区的外围，截止环区位于分压环区的外围。元胞器件结构和元胞区金属电极141位于元胞区，终端区金属电极142位于终端区。位于元胞区金属电极141和终端区金属电极142上方的第一钝化层 151；位于第一钝化层151上方的第二钝化层152，第一钝化层151的侧壁和第一钝化层151的侧壁齐平，第一钝化层151和第二钝化层152暴露出部分元胞区金属电极141(作为电极引出窗口)和划片道区域102 的部分第一介质层121(作为划片道打开窗口)。第一钝化层151的材料包括二氧化硅，第一钝化层151的厚度包括
至
第二钝化层152的材料包括氮化硅和氮氧化硅中的一种或多种材料的组合，第二钝化层152的厚度包括
至
在半导体器件100的制造过程中，在第二介质层122的上方沉积金属层140，图案化处理金属层140，选择性去除部分金属层140后，形成元胞区金属电极141和终端区金属电极142。根据器件性能需求，元胞区金属电极141和终端区金属电极142彼此隔离。为了减少元胞区金属电极141和终端区金属电极142间金属残留导致的栅极电极短路、栅极电极与源极电极间电流漏电等异常，金属层140通常需要被过刻蚀。由于金属刻蚀的气体特性，对二氧化硅的刻蚀选择比控制不佳，金属过刻蚀容易刻蚀到第二介质层122甚至第一介质层121，金属刻蚀后第一介质层121和第二介质层122的剩余总厚度为T1。
在元胞区金属电极141和终端区金属电极142上方沉积第一钝化层材料和第二钝化层材料，图案化第一钝化层材料和第二钝化层材料，选择性去除部分第一钝化层材料和第二钝化层材料后，在元胞区金属电极 141和终端区金属电极142上方形成第一钝化层151和第二钝化层152。半导体器件100在后续封装过程中，作为电极引出窗口的部分元胞区金属电极141上的钝化层材料如果去除不净，易造成封装与元胞区金属电极141接触不良，降低了半导体器件100的可靠性。在半导体器件100 的制造过程中，多个管芯制作在同一个衬底上，多个管芯间由划片道区域隔开，经过划片后形成半导体器件100。相关技术中的钝化层材料的机械应力较大，划片道的钝化层材料如果去除不净，在管芯划片过程中第一钝化层151和第二钝化层152易出现崩边、碎屑等问题，增加了管芯被碎片、污染的风险，降低了半导体器件100的可靠性。因此，第一钝化层材料和第二钝化层材料通常需要被过刻蚀。第一钝化层材料和第二钝化层材料过刻蚀容易刻蚀到第二介质层122甚至第一介质层121，第一钝化层材料和第二钝化层材料刻蚀后第一介质层121和第二介质层 122的剩余总厚度为T2。极端情况下第一介质层121和第二介质层122 的剩余总厚度T2的厚度为零。
在半导体器件100中通常存在台阶结构(例如，元胞区金属电极141 和终端区金属电极142)，相关技术中的钝化层材料的机械应力较难调整，台阶覆盖相对较差，台阶结构表面的钝化层材料在台阶拐角处易出现钝化层裂缝和断裂等异常，降低了半导体器件100的可靠性。图1所示的半导体器件100中第一介质层121、第二介质层122、第一钝化层 151和第二钝化层152的留膜情况是典型功率半导体器件经过金属刻蚀和钝化层材料刻蚀后管芯区域101和划片道区域102的留膜情况。这些前道制造工艺形成了芯片级的应力。如果钝化层材料性能不佳，封装与钝化层材料的应力匹配不佳，半导体器件100的封装就很容易出现空洞和气密性等问题。在半导体器件100的加速老化测试过程中，半导体器件100经过高温、高湿、通电、多次循环等极限条件试验，易出现钝化层断裂、离子沾污、水汽进入等异常，导致半导体器件100的性能失效。如图1所示，在半导体器件100经过封装和加速老化测试后，第一钝化层151和第二钝化层152中出现裂缝103、104、105、106、107和108。外界气氛中的金属离子、水汽、化学物质等杂质通过裂缝103、106和 107侵入管芯腐蚀元胞区金属电极141和终端区金属电极142，通过裂缝 104、105和108侵入第二介质层122和第一介质层121。金属刻蚀后第一介质层121和第二介质层122的剩余总厚度T1越薄，外界气氛中的金属离子、水汽、化学物质等杂质越容易透过剩余的第二介质层122和第一介质层121影响到第一介质层121下方的衬底110内元胞器件结构的电场分布。另外，第一钝化层材料和第二钝化层材料刻蚀后第一介质层121和第二介质层122的剩余总厚度T2越薄，外界气氛中的金属离子、水汽、化学物质等杂质越易从109区域透过剩余第二介质层122和第一介质层121影响到第一介质层121下方的衬底110内的元胞器件结构的电场分布。
基于此，本发明实施例提供一种半导体器件及其制造方法，下面结合附图进行详细说明。
图2示出了本发明第一实施例的半导体器件的结构示意图。如图2所示，半导体器件200包括：衬底210，衬底210中设置有实现器件功能的元胞器件结构(图中未示出)；元胞器件结构包括P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)、集成电路(IC)、闪存(Flash)、互补金属氧化物半导体(CMOS)、双极型-互补金属氧化半导体-双扩散金属氧化半导体(BCD， BIPOLAR-CMOS-DMOS)、微机电系统(MEMS)和肖特基器件等结构。衬底210包括半导体基底211和位于半导体基底211上方的外延层212。在一些实施例中，根据产品需求，衬底210可以不包括外延层212，仅包括特定掺杂类型(例如N型或P型)的半导体基底211。位于衬底210上方的第一介质层，第一介质层中设置有第一类接触孔231和第二类接触孔 232，第一类接触孔231和第二类接触孔232贯穿第一介质层，延伸至衬底 210中；在一些实施例中，根据产品需求，第一类接触孔231和第二类接触孔232可以不延伸至衬底210中。第一介质层包括第三介质层221和第四介质层222。第三介质层221位于第四介质层222下方。第三介质层221的材料包括二氧化硅，第三介质层221的厚度包括
至
第三介质层221作为衬底210中元胞器件结构的基础隔离层。第四介质层222的材料包括掺杂杂质离子的二氧化硅，例如掺杂硼元素的二氧化硅或掺杂磷元素的二氧化硅。第四介质层222的厚度包括
至
第四介质层222主要用于平坦化半导体器件200的表面，吸收外界气氛中的金属离子、水汽、化学物质等杂质。
半导体器件200还包括位于第四介质层222上方的元胞区金属电极 241和终端区金属电极242，元胞区金属电极241填充第一类接触孔231，终端区金属电极242填充第二类接触孔232；根据产品需求，元胞区金属电极241和终端区金属电极242可以彼此隔离，也可以彼此相连。元胞区金属电极241包括源极电极，源极电极将元胞的源极孔连起来，终端区金属电极242包括栅极电极，栅极电极将元胞的栅极孔连起来。需要说明的是，半导体器件200包括管芯201和划片道区域202。管芯201 包括元胞区和终端区，终端区包括栅极电极区、分压环区和截止环区，分压环区位于元胞区的外围，截止环区位于分压环区的外围。元胞器件结构和元胞区金属电极241位于元胞区，终端区金属电极242位于终端区。元胞区金属电极241和终端区金属电极242的材料包括Ti、TiN、 TiSi、W、Al、AlSi、AlCu、AlSiCu、Cu和Ni中一种材料或多种材料的组合。
半导体器件200还包括位于第四介质层222上方的第二介质层224，一部分第二介质层224填充元胞区金属电极241和终端区金属电极242 间的间隙，另一部分第二介质层224位于划片道区域202，位于终端区金属电极242的外围，第二介质层224与元胞区金属电极241和终端区金属电极242的表面齐平。元胞区金属电极241和终端区金属电极242 间金属无残留，减少了栅极电极短路、栅极电极与源极电极间电流漏电等异常，提高了半导体器件200的可靠性。
半导体器件200还包括位于第二介质层224上方的钝化层。钝化层暴露出部分元胞区金属电极241(作为电极引出窗口)和划片道区域202 的部分第四介质层222(作为划片道打开窗口)。划片道区域202的钝化层材料去除干净，在管芯划片过程中钝化层不易出现崩边、碎屑等残留，降低了管芯被碎片污染的风险，提高了半导体器件200的可靠性。
钝化层包括第一钝化层251和第二钝化层252，第一钝化层251位于第二钝化层252下方，第二介质层224、第一钝化层251和第二钝化层252的侧壁齐平。第二介质层224的材料包括二氧化硅或掺杂杂质离子的二氧化硅。第一钝化层251和第二钝化层252的材料和厚度可以参照传统工艺，例如，第一钝化层151的材料包括二氧化硅，第一钝化层 151的厚度包括
至
第二钝化层152的材料包括氮化硅和氮氧化硅中的一种或多种材料的组合，第二钝化层152的厚度包括
至
如图2所示元胞区金属电极241和终端区金属电极242 在第一介质层上形成形貌角度较直的台阶结构，而由于采用第二介质层224将元胞区金属电极241和终端区金属电极242间隙填满，所以后续钝化层淀积在平整的半导体表面，利于实现平坦化工艺，因此本实施例中在元胞区金属电极241和终端区金属电极242的拐角位置不易出现台阶覆盖效果不佳的情况、以及在后续的封装、可靠性试验中钝化层不容易出现裂缝、断裂的问题，提高了半导体器件200的可靠性。第二介质层224将终端区金属电极242和划片道区域202隔离，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第二介质层224、第四介质层 222和第三介质层221影响到第三介质层221下方的衬底210内的元胞器件结构的电场分布，提高了衬底210中元胞器件结构的电场分布的稳定性，提高了半导体器件200的可靠性。
半导体器件200还包括阻挡层223。阻挡层223位于第一介质层(第三介质层221和第四介质层222)上方，阻挡层223覆盖第一介质层，第一类接触孔231和第二类接触孔232贯穿阻挡层223和第一介质层，钝化层暴露出划片道区域202的部分阻挡层223(作为划片道打开窗口)。阻挡层223的材料包括氮化硅和氮氧化硅中一种材料或多种材料组合。在一些实施例中，阻挡层223的材料包括Ti、TiN、W、Al、Cu、Pt和 Co中一种材料或多种材料的组合。阻挡层223选择金属材料使抗刻蚀的性能更强，但在接触孔刻蚀、金属刻蚀的过程中往往需要增加阻挡层金属刻蚀的过程。阻挡层223的厚度包括
至
金属层(元胞区金属电极241和终端区金属电极242是通过图案化金属层形成的)与阻挡层223的刻蚀选择比高于金属层与第一介质层(第三介质层221和第四介质层222)的刻蚀选择比，钝化层(第一钝化层 251和第二钝化层252)与阻挡层223的刻蚀选择比高于钝化层与第一介质层的刻蚀选择比。阻挡层223可以在金属刻蚀、钝化层刻蚀中较为有效的阻挡过刻蚀，使第一介质层保留完整，第一介质层厚度满足设计需求，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第四介质层222和第三介质层221影响到第三介质层221下方衬底210内的元胞器件结构的电场分布，提高了衬底210中元胞器件结构的电场分布的稳定性，提高了半导体器件200的可靠性。
终端区金属电极242的侧壁与划片道区域202的侧壁之间的距离d1 大于等于30um。终端区金属电极242的侧壁与第一钝化层252的侧壁之间的距离d2大于等于5um。终端区金属电极242的侧壁与划片道区域202的侧壁之间的距离d1和终端区金属电极242的侧壁与第一钝化层 251的侧壁之间的距离d2越大，半导体器件200封装后从划片道区域202 引入的可靠性风险越小。
图3a至图3g示出了本发明第一实施例的半导体器件的制造方法不同阶段的截面示意图。参考图3a至图3g，半导体器件200的制造方法包括以下步骤。
如图3a所示，提供衬底210，衬底210中设置有实现器件功能的元胞器件结构(图中未示出)。元胞器件结构包括P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管(MOSFET)、绝缘栅双极型晶体管(IGBT)、集成电路(IC)、闪存(Flash)、互补金属氧化物半导体(CMOS)、双极型-互补金属氧化半导体-双扩散金属氧化半导体(BCD， BIPOLAR-CMOS-DMOS)、微机电系统(MEMS)和肖特基器件等结构。衬底210包括半导体基底211和位于半导体基底211上方的外延层 212。在一些实施例中，根据产品需求，衬底210可以不包括外延层212，仅包括特定掺杂类型(例如N型或P型)的半导体基底211。衬底210 的材料例如包括III-V族半导体，如GaAs、InP、GaN、SiC，以及IV族半导体，如Si、Ge等。本领域相关技术人员可以根据产品的特性，定义衬底中包括的各种元胞器件结构，以及衬底表面的各种组成结构。
通过化学气相沉积工艺例如低压化学气相淀积(LPCVD)、次常压化学气相沉积(SACVD)、HTO、SRO中的一种或多种工艺的组合依次在衬底210上方形成第一介质层和阻挡层223。第一介质层包括第三介质层221和第四介质层222。第三介质层221位于第四介质层222下方。第三介质层221的材料包括二氧化硅，第三介质层221的厚度包括
至
第三介质层221作为衬底210中元胞器件结构的基础隔离层。第四介质层222的材料包括掺杂杂质离子的二氧化硅，例如掺杂硼元素的二氧化硅或掺杂磷元素的二氧化硅。第四介质层222的厚度包括
至
第四介质层222主要用于平坦化半导体器件200 的表面，吸收外界气氛中的金属离子、水汽、化学物质等杂质。阻挡层223的材料包括氮化硅和氮氧化硅中一种材料或多种材料组合。阻挡层 223的厚度包括
至
在一些实施例中，通过溅射或蒸发等半导体常规工艺技术在第四介质层222上沉积一层金属材料，形成阻挡层 223。阻挡层223的材料包括Ti、TiN、W、Al、Cu、Pt和Co中一种材料或多种材料的组合。
如图3b所示，通过光刻、刻蚀等工艺对第三介质层221、第四介质层222和阻挡层223进行刻蚀，第三介质层221、第四介质层222和阻挡层223被刻蚀去除的部分形成第一类接触孔231和第二类接触孔232。在本实施例中，第一类接触孔231和第二类接触孔232贯穿第三介质层 221、第四介质层222和阻挡层223，并延伸至衬底210中。在一些实施例中，根据产品需求，第一类接触孔231和第二类接触孔232可以不延伸至衬底210中。
如图3c所示，通过溅射或蒸发等半导体常规工艺技术在阻挡层223 上方沉积一层金属材料，金属材料填充第一类接触孔231和第二类接触孔232，形成金属层240。需要说明的是，金属层240与阻挡层223的刻蚀选择比高于金属层240与第一介质层(第三介质层221和第四介质层 222)的刻蚀选择比，后续工艺中形成的钝化层(第一钝化层251和第二钝化层252)与阻挡层223的刻蚀选择比高于钝化层与第一介质层的刻蚀选择比。阻挡层223可以在金属刻蚀、钝化层刻蚀中较为有效的阻挡过刻蚀，使第一介质层保留完整，第一介质层厚度满足设计需求，减少后续因为第一介质层被刻蚀，金属离子、水汽、化学物质等透过第一介质层使衬底210内的电场分布发生变化，影响器件性能的可靠性。
如图3d所示，通过光刻、刻蚀等工艺(包括湿法刻蚀和干法刻蚀等) 对金属层240图案化，剩余的金属层240形成元胞区金属电极241和终端区金属电极242。元胞区金属电极241填充第一类接触孔231，终端区金属电极242填充第二类接触孔232。在一些实施例中，根据产品需求，元胞区金属电极241和终端区金属电极242可以彼此隔离，也可以彼此连接。元胞区金属电极241包括源极电极，源极电极将元胞的源极孔连起来，终端区金属电极242包括栅极电极，栅极电极将元胞的栅极孔连起来。需要说明的是，半导体器件200包括管芯201和划片道区域202。管芯201包括元胞区和终端区，终端区包括栅极电极区、分压环区和截止环区，分压环区位于元胞区的外围，截止环区位于分压环区的外围。元胞器件结构和元胞区金属电极241位于元胞区，终端区金属电极242 位于终端区。元胞区金属电极241和终端区金属电极242的材料包括Ti、 TiN、TiSi、W、Al、AlSi、AlCu、AlSiCu、Cu和Ni中一种材料或多种材料的组合。
在一些实施例中，为了减少元胞区金属电极241和终端区金属电极 242间的金属残留，减少栅极电极短路、栅极电极与源极电极间电流漏电等异常，在金属刻蚀工艺步骤中，通常需要对金属层240进行过刻蚀。阻挡层223有效地阻挡过刻蚀，使第三介质层221和第四介质层222保留完整，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第四介质层222和第三介质层221影响到第三介质层221下方的衬底210内的元胞器件结构的电场分布，提高了衬底210中元胞器件结构的电场分布的稳定性，提高了半导体器件200的可靠性。
由于干法刻蚀可以有效减少芯片面积，因此本实施中优选干法刻蚀。经干法刻蚀得到元胞区金属电极241和终端区金属电极242的形貌角度较直。
如图3e所示，通过化学气相沉积工艺例如低压化学气相淀积 (LPCVD)、次常压化学气相沉积(SACVD)、HTO、SRO中的一种或多种工艺的组合在第一介质层上方淀积第二介质层材料，第二介质层材料填充元胞区金属电极241和终端区金属电极242间的间隙、以及划片道区域202，利用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合平坦化第二介质层材料使得第二介质层材料、元胞区金属电极 241和终端区金属电极242的表面齐平。
如图3f所示，通过低压化学气相淀积(LPCVD)或离子增强型化学气相淀积(PECVD)等半导体常规工艺技术在第二介质层材料上方依次沉积第一钝化层材料和第二钝化层材料。第一钝化层材料和第二钝化层材料覆盖第二介质层材料、元胞区金属电极241和终端区金属电极242。第一钝化层251和第二钝化层252的材料和厚度可以参照传统工艺，例如，第一钝化层251的材料包括二氧化硅，第一钝化层251的厚度包括
至
第二钝化层252的材料包括氮化硅和氮氧化硅中的一种或多种材料的组合，第二钝化层252的厚度包括
至
如图3g所示，通过光刻、刻蚀等工艺图案化第二钝化层材料、第一钝化层材料和第二介质层材料，选择性地去除部分元胞区金属电极241 (作为电极引出窗口)上方的第二钝化层材料和第一钝化层材料、去除划片道区域的部分阻挡层243(作为划片道打开窗口)上方的第二钝化层材料、第一钝化层材料和第二介质层材料，以形成第二钝化层252、第一钝化层251和第二介质层224。第二介质层224位于元胞区金属电极241和终端区金属电极242之间，以及终端区金属电极242的外围。第二介质层224、第一钝化层251和第二钝化层252的侧壁齐平。第一钝化层251和第二钝化层252暴露出部分元胞区金属电极241(作为电极引出窗口)和划片道区域的部分阻挡层243(作为划片道打开窗口)。终端区金属电极242的侧壁与划片道区域202的侧壁之间的距离d1大于等于30um。终端区金属电极242的侧壁与第一钝化层252的侧壁之间的距离d2大于等于5um。
在一些实施例中，为了划片道区域202的第二介质层材料、第一钝化层材料和第二钝化层材料去除干净，减少在管芯划片过程中第一钝化层251和第二钝化层252出现崩边、碎屑等残留，通过光刻、刻蚀等工艺对第二介质层材料、第一钝化层材料和第二介质层材料进行过刻蚀，阻挡层223有效地阻挡过刻蚀，使第三介质层221和第四介质层222保留完整。
图4示出了本发明第二实施例的半导体器件的结构示意图。如图4 所示，半导体器件400的结构与图2所示的半导体器件200的结构基本一致，不同之处在于，第二介质层424填充元胞区金属电极441和终端区金属电极442间的间隙，终端区金属电极242的外围不设置第二介质层424。第一钝化层451和第二钝化层452的侧壁齐平，部分第一钝化层451和第二钝化层452位于终端区金属电极442的外围。第一钝化层 451的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合，第一钝化层451的厚度包括
至
由于元胞区金属电极441和终端区金属电极442(元胞区金属电极441和终端区金属电极442在第一介质层上形成的台阶结构的形貌角度较直，而第一钝化层451 的厚度越厚，第一钝化层451的应力越大，所以为了减少在元胞区金属电极441和终端区金属电极442的拐角位置出现第一钝化层451覆盖台阶效果不佳的情况，减少第一钝化层451出现裂缝和断裂的问题，本实施例中第一钝化层451的厚度较传统结构厚度偏薄，提高了半导体器件400的可靠性。
在对第一钝化层材料进行刻蚀形成第一钝化层451的过程中，第一钝化层451的过刻量较少，通过控制第一钝化层451的过刻量可以减少划片道区域402的第四介质层422和第三介质层421被刻蚀，使第三介质层421和第四介质层422保留完整，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第四介质层422和第三介质层421影响到第三介质层421下方的衬底410内的元胞器件结构的电场分布，提高了衬底 410中元胞器件结构的电场分布的稳定性，提高了半导体器件400的可靠性。
第二钝化层452的材料包括聚酰亚胺，第二钝化层452的厚度包括 2至15um。聚酰亚胺具有良好的耐高温、抗腐蚀和抗辐照能力，还具有优良的机械延伸性和拉伸强度，可以增加半导体器件400的抗冲击力和抗高湿能力。聚酰亚胺作为半导体器件400的保护层可以有效解决钝化层应力和封装工艺不匹配导致的钝化层裂缝和断裂等问题，改善半导体器件400的稳定性和可靠性。聚酰亚胺通常分为感光聚酰亚胺和非感光聚酰亚胺，可根据具体的工艺需求选择合适的聚酰亚胺种类和厚度。
图5a至图5g示出了本发明第二实施例的半导体器件的制造方法不同阶段的截面示意图。参考图5a至图5g，半导体器件400的制造方法包括以下步骤。
图5a至图5d所示的半导体器件400的制造方法与图3a至图3d所示的半导体器件200的制造方法一致，这里就不再赘述。
如图5e所示，通过化学气相沉积工艺例如低压化学气相淀积 (LPCVD)、次常压化学气相沉积(SACVD)、HTO、SRO中的一种或多种工艺的组合在第一介质层上方淀积第二介质层材料，第二介质层材料填充元胞区金属电极441和终端区金属电极442间的间隙以及划片道区域402，随后去除划片道区域402的第二介质层材料，露出阻挡层423。利用干法刻蚀、湿法刻蚀、CMP工艺中的一种或多种方式的组合平坦化第二介质层材料形成第二介质层424，使得第二介质层424、元胞区金属电极441和终端区金属电极442的表面齐平。
如图5f所示，通过低压化学气相淀积(LPCVD)或离子增强型化学气相淀积(PECVD)等半导体常规工艺技术在第二介质层424上方依次沉积第一钝化层材料和第二钝化层材料。第一钝化层材料和第二钝化层材料覆盖第二介质层424、元胞区金属电极441、终端区金属电极442 和划片道区域402暴露的阻挡层423。第一钝化层451的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合，第一钝化层451 的厚度包括
至
第二钝化层452的材料包括聚酰亚胺，第二钝化层452的厚度包括2至15um。
如图5g所示，利用曝光和显影等工艺图案化第二钝化层材料，选择性地去除部分元胞区金属电极441(作为电极引出窗口)和划片道区域 402的部分阻挡层423(作为划片道打开窗口)上方的第二钝化层材料，形成第二钝化层452。以剩余的第二钝化层452作为掩膜，通过光刻、刻蚀等工艺对第一钝化层材料图案化，选择性地去除部分元胞区金属电极441(作为电极引出窗口)和划片道区域的部分阻挡层423(作为划片道打开窗口)上方的第一钝化层材料，形成第一钝化层451。第一钝化层451和第二钝化层452位于第二介质层424、终端区金属电极442和部分元胞区金属电极441上，以及终端区金属电极442的外围。第一钝化层451和第二钝化层452的侧壁齐平。第一钝化层451和第二钝化层 452暴露出部分元胞区金属电极441(作为电极引出窗口)和划片道区域的部分阻挡层423(作为划片道打开窗口)。终端区金属电极442的侧壁与划片道区域402的侧壁之间的距离d1大于等于30um。终端区金属电极442的侧壁与第一钝化层452的侧壁之间的距离d2大于等于5um。
与第一实施例相比，第二实施例在形成钝化层之前将划片道区域的钝化层去除，可以减少同时刻蚀划片道区域的三层膜，即第二钝化层、第一钝化层以及第二介质层的难度；可以减少管芯边沿和划片道区域的台阶高度差，减少应力不匹配的情况；可以在管芯边沿的侧壁形成第一钝化层和第二钝化层的保护侧壁，相对第一实施例中侧壁只有第二介质层进行保护来说，第二实施例中管芯边沿到划片道区域的侧壁有第一钝化层、第二钝化层同时保护，可以使器件结构和外界气氛能充分隔离，外界气氛中的金属离子、水汽、化学物质等无法透过完整的钝化层影响衬底内的元胞器件结构的电场分布。
图6示出了本发明第三实施例的半导体器件的结构示意图。如图6 所示，半导体器件600的结构与图4所示的半导体器件400的结构基本一致，不同之处在于，第二钝化层652覆盖第一钝化层651的侧壁。第二钝化层652的侧壁与第一钝化层651的侧壁之间的距离d3大于等于5 um。利用第二钝化层652的机械延伸性和隔离特性，阻止外界气氛中的金属离子、水汽、化学物质等杂质透过第二介质层622和第一介质层621 影响到第一介质层621下方的衬底610内的元胞器件结构的电场分布，提高了衬底610中元胞器件结构的电场分布的稳定性，提高了半导体器件600的可靠性。
图7a至图7g示出了本发明第三实施例的半导体器件的制造方法不同阶段的截面示意图。参考图7a至图7g，半导体器件600的制造方法包括以下步骤。
图7a至图7e所示的半导体器件600的制造方法与图5a至图5e所示的半导体器件400的制造方法一致，这里就不再赘述。
如图7f所示，通过低压化学气相淀积(LPCVD)或离子增强型化学气相淀积(PECVD)等半导体常规工艺技术在第二介质层624上方沉积第一钝化层材料。第一钝化层材料覆盖第二介质层624、元胞区金属电极641、终端区金属电极642和暴露的阻挡层623。第一钝化层651 的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合，第一钝化层651的厚度包括
至
通过光刻、刻蚀等工艺对第一钝化层材料图案化，选择性地去除部分元胞区金属电极641(作为电极引出窗口)和划片道区域的部分阻挡层623(作为划片道打开窗口) 上方的第一钝化层材料，形成第一钝化层651。第一钝化层651位于第二介质层624、终端区金属电极642和部分元胞区金属电极641上，以及终端区金属电极642的外围。第一钝化层651暴露出部分元胞区金属电极641(作为电极引出窗口)和划片道区域的部分阻挡层623(作为划片道打开窗口)。
如图7g所示，通过低压化学气相淀积(LPCVD)或离子增强型化学气相淀积(PECVD)等半导体常规工艺技术在第一钝化层651上方沉积第二钝化层材料。通过光刻、刻蚀等工艺对第二钝化层材料图案化，选择性地去除部分元胞区金属电极641(作为电极引出窗口)和划片道区域的部分阻挡层623(作为划片道打开窗口)上方的第二钝化层材料，形成第二钝化层652。第二钝化层652位于第一钝化层651上以及终端区金属电极642的外围。第二钝化层452的材料包括聚酰亚胺，第二钝化层452的厚度包括2至15um。在管芯601和划片道区域602，第二钝化层652覆盖第一钝化层651的侧壁。第一钝化层651和第二钝化层652 暴露出部分元胞区金属电极641(作为电极引出窗口)和划片道区域的部分阻挡层623(作为划片道打开窗口)。终端区金属电极642的侧壁与划片道区域602的侧壁之间的距离d1大于等于30um。终端区金属电极642的侧壁与第一钝化层652的侧壁之间的距离d2大于等于5um。第二钝化层652的侧壁与第一钝化层651的侧壁之间的距离d3大于等于 5um。
根据本发明实施例提供的半导体器件及其制造方法，第二介质层或钝化层将终端区金属电极和划片道区域隔离，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。第二介质层填充元胞区金属电极和终端区金属电极间的间隙，以及位于终端区金属电极的外围，并与元胞区金属电极和终端区金属电极齐平，后续钝化层淀积在平整的半导体表面，利于实现平坦化工艺，不会出现台阶覆盖差的问题，提高了在元胞区金属电极和终端区金属电极的拐角位置的台阶覆盖效果，在后续的封装、可靠性试验中钝化层不易出现裂缝和断裂的问题，提高了半导体器件的可靠性。
金属层与阻挡层的刻蚀选择比高于金属层与第一介质层的刻蚀选择比，钝化层与阻挡层的刻蚀选择比高于钝化层与第一介质层的刻蚀选择比。在金属刻蚀工艺步骤和钝化层材料刻蚀工艺步骤中，阻挡层有效地阻挡过刻蚀，使第一介质层保留完整，外界气氛中的金属离子、水汽、化学物质等杂质无法透过第一介质层影响到第一介质层下方衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。
第二介质层填充元胞区金属电极和终端区金属电极间的间隙，并与元胞区金属电极和终端区金属电极齐平，第一钝化层的厚度较传统结构厚度偏薄，用于刻蚀第一钝化层的过刻量较少，通过控制过刻量减少划片道区域的第一介质层被刻蚀，使第一介质层保留完整，外界气氛中的金属离子、水汽、化学物质等杂质无法透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。在形成钝化层之前将划片道区域的钝化层去除，可以减少同时刻蚀划片道区域的三层膜，即第二钝化层、第一钝化层以及第二介质层的难度；可以减少管芯边沿和划片道区域的台阶高度差，减少应力不匹配的情况；可以在管芯边沿的侧壁形成第一钝化层和第二钝化层的保护侧壁，使外界气氛中的金属离子、水汽、化学物质等无法透过完整的钝化层影响衬底内的元胞器件结构的电场分布。
第二钝化层覆盖第一钝化层的侧壁，在划片道区域，第一钝化层和第二钝化层位于终端区金属电极的外围，第一钝化层和第二钝化层为终端区金属电极和划片道区域提供双重隔离，外界气氛中的金属离子、水汽、化学物质等杂质不易透过第一介质层影响到第一介质层下方的衬底内的元胞器件结构的电场分布，提高了衬底中元胞器件结构的电场分布的稳定性，提高了半导体器件的可靠性。
第二钝化层的材料为聚酰亚胺，具有良好的台阶填充能力、抗高温、抗腐蚀、抗辐射性能，还具有极佳的柔性可以增加芯片的抗冲击力和抗高湿能力，可以有效解决钝化层应力和封装工艺不匹配导致的裂缝、断裂等问题，改善器件性能的稳定性，减少可靠性风险。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (39)
1.一种半导体器件，包括：
衬底，所述衬底中设置有实现器件功能的元胞器件结构；
位于所述衬底上方的第一介质层，所述第一介质层中设置有第一类接触孔和第二类接触孔，所述第一类接触孔和第二类接触孔贯穿所述第一介质层；
位于所述第一介质层上方的元胞区金属电极和终端区金属电极，所述元胞区金属电极填充所述第一类接触孔，所述终端区金属电极填充所述第二类接触孔；
位于所述第一介质层上方的第二介质层，所述第二介质层填充所述元胞区金属电极和所述终端区金属电极间的间隙；
位于所述第二介质层上方的钝化层，所述钝化层暴露出部分所述元胞区金属电极和部分所述第一介质层，部分所述钝化层位于所述终端区金属电极的外围。
2.根据权利要求1所述的半导体器件，其中，所述半导体器件还包括：阻挡层，所述阻挡层位于所述第一介质层上方，所述阻挡层覆盖所述第一介质层，所述第一类接触孔和第二类接触孔贯穿所述阻挡层，所述钝化层暴露出部分所述阻挡层。
3.根据权利要求1所述的半导体器件，其中，部分所述第二介质层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第二介质层、所述第一钝化层和所述第二钝化层的侧壁齐平。
4.根据权利要求1所述的半导体器件，其中，部分所述钝化层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第一钝化层和所述第二钝化层的侧壁齐平。
5.根据权利要求1所述的半导体器件，其中，部分所述钝化层位于所述终端区金属电极的外围，所述钝化层包括第一钝化层和第二钝化层，所述第一钝化层位于所述第二钝化层下方，所述第二钝化层覆盖所述第一钝化层的侧壁。
6.根据权利要求4或5所述的半导体器件，其中，所述第一钝化层的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合。
7.根据权利要求4或5所述的半导体器件，其中，所述第一钝化层的厚度包括
至
8.根据权利要求4或5所述的半导体器件，其中，所述第二钝化层的材料包括聚酰亚胺。
9.根据权利要求4或5所述的半导体器件，其中，所述第二钝化层的厚度包括2至15um。
10.根据权利要求3所述的半导体器件，其中，所述第一钝化层的材料包括不掺杂的二氧化硅，所述第一钝化层的厚度包括
至
11.根据权利要求3所述的半导体器件，其中，所述第二钝化层的材料包括氮化硅或氮氧化硅，所述第二钝化层的厚度包括
至
12.根据权利要求1所述的半导体器件，其中，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平。
13.根据权利要求2所述的半导体器件，其中，所述阻挡层的材料包括氮化硅和氮氧化硅中一种材料或多种材料组合。
14.根据权利要求2所述的半导体器件，其中，所述阻挡层的材料包括Ti、TiN、W、Al、Cu、Pt和Co中一种材料或多种材料的组合。
15.根据权利要求2所述的半导体器件，其中，所述阻挡层的厚度包括
至
16.根据权利要求2所述的半导体器件，其中，金属层与所述阻挡层的刻蚀选择比高于所述金属层与所述第一介质层的刻蚀选择比，所述钝化层与所述阻挡层的刻蚀选择比高于所述钝化层与所述第一介质层的刻蚀选择比。
17.根据权利要求3至5中任一项所述的半导体器件，其中，所述半导体器件包括划片道区域，所述终端区金属电极的侧壁与所述划片道区域的侧壁之间的距离大于等于30um；所述终端区金属电极的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
18.根据权利要求5所述的半导体器件，其中，所述第二钝化层的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
19.根据权利要求1所述的半导体器件，其中，所述第二介质层的材料包括二氧化硅或掺杂杂质离子的二氧化硅。
20.根据权利要求1所述的半导体器件，其中，所述元胞器件结构包括：P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管、集成电路、闪存、互补金属氧化物半导体、双极型-互补金属氧化半导体-双扩散金属氧化半导体、微机电系统和肖特基器件。
21.一种半导体器件的制造方法，包括：
在衬底中形成实现器件功能的元胞器件结构；
在所述衬底上方形成第一介质层，在所述第一介质层中形成第一类接触孔和第二类接触孔，所述第一类接触孔和第二类接触孔贯穿所述第一介质层；
在所述第一介质层上方形成元胞区金属电极和终端区金属电极，所述元胞区金属电极填充所述第一类接触孔，所述终端区金属电极填充所述第二类接触孔；
在所述第一介质层上方形成第二介质层，所述第二介质层填充所述元胞区金属电极和所述终端区金属电极间的间隙；
在所述第二介质层上方形成钝化层，所述钝化层暴露出部分所述元胞区金属电极和部分所述第一介质层，部分所述钝化层位于所述终端区金属电极的外围。
22.根据权利要求21所述的制造方法，其中，在所述衬底上方形成第一介质层后，所述制造方法还包括：
在所述第一介质层上方形成阻挡层，所述阻挡层覆盖所述第一介质层，所述第一类接触孔和第二类接触孔贯穿所述阻挡层，所述钝化层暴露出部分所述阻挡层。
23.根据权利要求21所述的制造方法，其中，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，平坦化所述第二介质层材料使得所述第二介质层材料、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层材料上方依次沉积第一钝化层材料和第二钝化层材料，图案化所述第二钝化层材料、所述第一钝化层材料和所述第二介质层材料，形成所述第二钝化层、所述第一钝化层和所述第二介质层，所述第二介质层、所述第一钝化层和所述第二钝化层的侧壁齐平，部分所述第二介质层、所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
24.根据权利要求21所述的制造方法，其中，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，去除所述划片道区域的第二介质层材料，平坦化所述第二介质层材料得到所述第二介质层，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层上方依次沉积第一钝化层材料和第二钝化层材料，图案化所述第二钝化层材料，形成所述第二钝化层，以所述第二钝化层作为掩膜，图案化所述第一钝化层材料，形成所述第一钝化层，所述第一钝化层和所述第二钝化层的侧壁齐平，部分所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
25.根据权利要求21所述的制造方法，其中，在所述第一介质层上方形成第二介质层包括：
在所述第一介质层上方淀积第二介质层材料，所述第二介质层材料填充所述元胞区金属电极和所述终端区金属电极间的间隙以及划片道区域，去除所述划片道区域的第二介质层材料，平坦化所述第二介质层材料得到所述第二介质层，所述第二介质层、所述元胞区金属电极和所述终端区金属电极的表面齐平；
在所述第二介质层上方形成钝化层包括：
在所述第二介质层上方沉积第一钝化层材料，图形化所述第一钝化层材料以形成所述第一钝化层，在所述第一钝化层上方沉积第二钝化层材料，图形化所述第二钝化层材料以形成所述第二钝化层，所述第二钝化层覆盖所述第一钝化层的侧壁，部分所述第一钝化层和所述第二钝化层位于所述终端区金属电极的外围。
26.根据权利要求24或25所述的制造方法，其中，所述第一钝化层的材料包括二氧化硅、氮化硅和氮氧化硅中一种材料或多种材料的组合。
27.根据权利要求24或25所述的制造方法，其中，所述第一钝化层的厚度包括
至
28.根据权利要求24或25所述的制造方法，其中，所述第二钝化层的材料包括聚酰亚胺。
29.根据权利要求24或25所述的制造方法，其中，所述第二钝化层的厚度包括2至15um。
30.根据权利要求23所述的制造方法，其中，所述第一钝化层的材料包括不掺杂的二氧化硅，所述第一钝化层的厚度包括
至
31.根据权利要求23所述的制造方法，其中，所述第二钝化层的材料包括氮化硅或氮氧化硅，所述第二钝化层的厚度包括
至
32.根据权利要求22所述的制造方法，其中，所述阻挡层的材料包括：氮化硅和氮氧化硅中一种材料或多种材料组合。
33.根据权利要求22所述的制造方法，其中，所述阻挡层的材料包括Ti、TiN、W、Al、Cu、Pt和Co中一种材料或多种材料的组合。
34.根据权利要求22所述的制造方法，其中，所述阻挡层的厚度包括
至
35.根据权利要求22所述的制造方法，其中，金属层与所述阻挡层的刻蚀选择比高于所述金属层与所述第一介质层的刻蚀选择比，所述钝化层与所述阻挡层的刻蚀选择比高于所述钝化层与所述第一介质层的刻蚀选择比。
36.根据权利要求23至25中任一项所述的制造方法，其中，所述半导体器件包括划片道区域，所述终端区金属电极的侧壁与所述划片道区域的侧壁之间的距离大于等于30um；所述终端区金属电极的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
37.根据权利要求25所述的制造方法，其中，所述第二钝化层的侧壁与所述第一钝化层的侧壁之间的距离大于等于5um。
38.根据权利要求21所述的制造方法，其中，所述第二介质层的材料包括二氧化硅或掺杂杂质离子的二氧化硅。
39.根据权利要求21所述的制造方法，其中，所述元胞器件结构包括：P型或N型掺杂、电容、电阻、金属氧化物半导体场效应晶体管、绝缘栅双极型晶体管、集成电路、闪存、互补金属氧化物半导体、双极型-互补金属氧化半导体-双扩散金属氧化半导体、微机电系统和肖特基器件。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| CN (1) | CN113380621B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |