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CN113314665A - 半导体存储器装置及其制造方法 - Google Patents

半导体存储器装置及其制造方法 Download PDF

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CN113314665A
CN113314665A CN202110225664.8A CN202110225664A CN113314665A CN 113314665 A CN113314665 A CN 113314665A CN 202110225664 A CN202110225664 A CN 202110225664A CN 113314665 A CN113314665 A CN 113314665A
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impurity region
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semiconductor memory
memory device
bit line
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朴哲权
金昭煐
金恩娥
金孝燮
朴素贤
韩成熙
黄有商
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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Abstract

一种半导体存储器装置，包括：衬底中间隔开的第一杂质区和第二杂质区；器件隔离图案，其位于第一杂质区与第二杂质区之间；位线接触件，其位于第一杂质区上；存储节点接触件，其位于第二杂质区上；以及介电图案，其位于位线接触件与存储节点接触件之间。器件隔离图案的侧壁的上部具有第一倾角，器件隔离图案的侧壁的下部具有与第一倾角不同的第二倾角。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2020年2月27日在韩国知识产权局提交的韩国专利申请No.10-2020-0024309的优先权，该申请的主题以引用方式并入本文中。
技术领域
本发明构思总体涉及一种半导体存储器装置及其制造方法。
背景技术
半导体器件由于其小尺寸、先进的功能和低制造成本而成为电子工业中的重要因素。半导体器件的集成度越来越高，以满足对增强的功能性和更小的物理尺寸的需求。结果，减小了当代半导体器件中各种图案的线宽。然而，需要新且昂贵的曝光技术来实现某些图案的期望的精细度，并且这种趋势使得致密集成半导体器件的制造更加困难。最近已经对新的集成技术进行了各种研究。
发明内容
本发明构思的一些实施例提供了一种具有提高的可靠性的半导体存储器装置。本发明构思的一些实施例提供了一种通过减少工艺缺陷提供提高的可靠性的制造半导体存储器装置的方法。
根据本发明构思的实施例，一种半导体存储器装置可以包括：衬底中彼此间隔开的第一杂质区和第二杂质区；器件隔离图案，其位于第一杂质区与第二杂质区之间；位线接触件，其位于第一杂质区上；存储节点接触件，其位于第二杂质区上；以及介电图案，其位于位线接触件与存储节点接触件之间，其中，器件隔离图案的侧壁的上部具有第一倾角，器件隔离图案的侧壁的下部具有与第一倾角不同的第二倾角。
根据本发明构思的实施例，半导体存储器装置可以包括：衬底，其包括与第二杂质区间隔开的第一杂质区；器件隔离图案，其设置在第一杂质区与第二杂质区之间；位线接触件，其位于第一杂质区上；存储节点接触件，其位于第二杂质区上；以及介电图案，其设置在位线接触件与存储节点接触件之间，其中，介电图案包括各自具有恒定宽度的下部和各自具有可变宽度的上部。
根据本发明构思的实施例，半导体存储器装置可以包括：第一杂质区，其位于衬底中；一对第二杂质区，其位于衬底中，彼此间隔开，并且位于第一杂质区两侧；器件隔离图案，其分别位于第一杂质区与第二杂质区之间；位线接触件，其位于第一杂质区上；存储节点接触件，其分别位于第二杂质区上；以及介电图案，其分别位于位线接触件与存储节点接触件之间，其中，器件隔离图案的侧壁和上表面限定具有第一内侧壁和相对的第二内侧壁的凹部，第一内侧壁包括上部、下部和设置在第一杂质区的上表面上方的第一拐点，第一内侧壁的倾角在第一拐点处改变，第二内侧壁包括上部、下部和设置在第一杂质区的上表面上方的第二拐点，第二内侧壁的倾角在第二拐点处改变。
根据本发明构思的实施例，制造半导体存储器装置的方法可以包括：在衬底中形成器件隔离图案以限定有源部分；在有源部分中形成第一杂质区；在与第一杂质区间隔开的有源部分中形成第二杂质区；在衬底上形成缓冲层；蚀刻缓冲层以使第一杂质区的上表面暴露；选择性地蚀刻暴露的第一杂质区；各向同性地蚀刻缓冲层和器件隔离图案；在第一杂质区上形成位线接触件；以及在第二杂质区上形成存储节点接触件。
根据本发明构思的实施例，制造半导体存储器装置的方法可以包括：各向同性地蚀刻缓冲层以形成缓冲图案，缓冲图案包括使衬底中的第一杂质区暴露的凹部，其中，第一凹部被设置为远离第一杂质区；选择性地蚀刻被缓冲图案暴露的第一杂质区，使得凹部的深度增加；各向同性地蚀刻缓冲图案的暴露侧壁和器件隔离图案的侧壁以扩展凹部；在凹部上方共形地形成线形氧化物层以覆盖第一杂质区和第二杂质区；蚀刻氧化物层一形成使第一杂质区的上表面和凹部的下表面暴露的氧化物间隔件，使得凹部的第一内侧壁的下部和凹部的第二内侧壁的下部与第一杂质区间隔开相同的间隔。
附图说明
图1A是示出了根据本发明构思的实施例的半导体存储器装置的平面图；图1B是沿图1A的线A-A’和线B-B’截取的截面图；图1C是进一步示出图1B的部分“aa”的放大截面图；图1D是进一步示出图1C的部分“bb”的放大截面图。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A分别是平面图；图2B、图2C、图3B、图3C、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图10C、图11、图12、图13和图14分别是共同示出根据本发明构思的实施例的半导体存储器装置的制造方法的一个示例的截面图。
图15A是沿图1A的线A-A’截取的截面图。
图15B是示出图15A的部分“cc”的放大截面图。
图16A、图16B、图16C、图16D、图16E、图16F、图16G和图16H是通过一个示例示出根据本发明构思的实施例的制造半导体存储器装置的方法的相关截面图。
具体实施方式
现在将在参照附图的一些附加的细节中描述本发明构思的实施例。
贯穿书面描述和附图，同样的附图标记和标号用于表示同样的或相似的元件和/或特征。贯穿书面描述，某些几何术语可以用于强调相对于本发明构思的某些实施例的元件、部件和/或特征之间的相关关系。本领域技术人员将认识到，这样的几何术语本质上是相关的，在描述关系上是任意的和/或涉及所示出的实施例的方面。例如，几何术语可以包括：末端/中心；内部/外部；高度/宽度；竖直/水平；上/下；更高/更低；更近/更远；更厚/更薄；近/远；上方/下方；之下/之上；上/下；中心/侧边；围绕；覆盖/底层等。
图1A是示出根据本发明构思的实施例的半导体存储器装置的平面图(或俯视图)。图1B是沿图1A的线A-A’和线B-B’截取的截面图；图1C是进一步示出图1B的部分“aa”的放大截面图；图1D是进一步示出图1C的部分“bb”的放大截面图。
参照图1A、图1B、图1C和图1D，可以通过在衬底301中形成器件隔离图案302来限定有源部分ACT。有源部分ACT中的每一个可以具有孤立的形状。当在平面中观看时，有源部分ACT中的每一个可以具有沿第一方向X1伸长的条形状。当在平面中观看时，有源部分ACT可以与衬底301的被器件隔离图案302围绕的部分对应。衬底301可以包括一个或多个半导体材料，诸如硅、锗衬底、硅锗等。器件隔离图案302可以包括一种或多种氧化物(例如，氧化硅)。有源部分ACT可以在第一方向X1上彼此平行布置，并且一个有源部分ACT的端部部分可以邻近于相邻的一个有源部分ACT的中心部分。
字线WL可以在有源部分ACT上方延伸并且可以设置在形成在器件隔离图案302和有源部分ACT中的沟槽中。字线WL可以在与第一方向X1相交的第二方向X2上平行延伸。字线WL可以由一种或多种导电材料形成。栅极介电层107可以设置在字线WL中的每一条与每个沟槽的内表面之间。尽管未示出，但是沟槽的下表面可以相对较深地位于器件隔离图案302中并且相对较浅地位于有源部分ACT中。栅极介电层107可以包括氧化硅。字线WL中的每一条可以具有弯曲的下表面。
第一杂质区312a可以设置在相应的一对字线WL之间的有源部分ACT中，一对第二杂质区312b可以对应地设置在有源部分ACT中的每一个的相对边缘中。第一杂质区312a和第二杂质区312b可以掺杂有例如N型杂质。第一杂质区312a可以与公共漏区对应，第二杂质区312b可以与源区对应。
当在沿图1B或图1C的线A-A’的截面中观看时，第一凹部R1可以被器件隔离图案302的侧壁和上表面限定。第一凹部R1可以具有第一内侧壁SN1和相对的第二内侧壁SN2。第一内侧壁SN1和第二内侧壁SN2可以与器件隔离图案302的侧壁对应。因此，第一内侧壁SN1和第二内侧壁SN2可以被称为器件隔离图案302的“侧壁”。
第一凹部R1的第一内侧壁SN1可以具有上部SN1U和下部SN1L。第一凹部R1的第二内侧壁SN2可以具有上部SN2U和下部SN2L。
第一内侧壁SN1的下部SN1L和第二内侧壁SN2的下部SN2L可以相对于第一杂质区312a对称设置。另外，第一内侧壁SN1的下部SN1L和第二内侧壁SN2的下部SN2L可以与第一杂质区312a间隔开间隔“W”。
在一些实施例中，第一内侧壁SN1的上部SN1U和第二内侧壁SN2的上部SN2U可以相对于第一杂质区312a对称设置。
如图1D中所示，第一内侧壁SN1的上部SN1U可以相对于衬底301的上表面301U具有第一倾角θ1，第一内侧壁SN1的下部SN1L可以相对于衬底301的上表面301U具有第二倾角θ2。第一倾角θ1和第二倾角θ2可以彼此不同。第二倾角θ2可以比第一倾角θ1更接近90度。即，第二倾角θ2可以比第一倾角θ1更不尖锐。第一内侧壁SN1可以具有拐点N1，倾角在拐点N1处改变，拐点N1可以位于第一杂质区312a的上表面U1上方的位置处。
第二内侧壁SN2的上部SN2U和下部SN2L的倾角关系也可以与第一内侧壁SN1的上部SN1U和下部SN1L之间的倾角关系相同。在一些实施例中，第一内侧壁SN1和第二内侧壁SN2中的至少一个可以具有台阶差。
第一凹部R1可以具有下表面，其包括设置在第一杂质区312a的上表面U1下方的最下部分L1。
字线WL中的每一条以及相应的相邻的第一杂质区312a和第二杂质区312b可以构成晶体管。当字线WL设置在沟槽中时，字线WL中的每一条限定其下方的对应沟道区，所述沟道区的长度在有限的平面区域内延伸。因此，可以减少或最小化短沟道效应等。
字线WL可以具有位于有源部分ACT下方的对应的上表面。字线覆盖图案31可以设置在字线WL中的每一条上。字线覆盖图案31可以具有沿字线WL的纵向延伸的线性形状，并且可以覆盖字线WL的对应的上表面。沟槽中的每一个可以包括未被字线WL占用的未被占用的内部空间，字线覆盖图案31可以填充沟槽的未被占用的内部空间。字线覆盖图案31可以由例如氮化硅层形成。
当在沿图1B的线B-B’的截面中观看时，第一杂质区312a与字线覆盖图案31之间的栅极介电层107的上表面可以位于第一杂质区312a的上表面U1下方。字线覆盖图案31与器件隔离图案302之间的栅极介电层107的上表面可以与字线覆盖图案31共面。
缓冲图案305可以设置在衬底301上。缓冲图案305可以包括与器件隔离图案302的材料相同的材料。例如，缓冲图案305可以是包括氧化硅的单层。
当在平面中观看时，缓冲图案305可以以彼此间隔开的岛形状形成。缓冲图案305可以被形成为覆盖两个相邻的有源部分ACT的端部部分。
衬底301、器件隔离图案302和缓冲图案305可以部分地凹陷以形成第一凹部R1。
位线BL可以设置在缓冲图案305上。位线BL可以在字线覆盖图案31和字线WL上方延伸。如图1A中所示，位线BL可以在与第一方向X1和第二方向X2相交的第三方向X3上平行延伸。位线BL中的每一条可以包括顺序地堆叠的位线多晶硅图案330、位线欧姆图案331和位线含金属图案332。位线多晶硅图案330可以包括掺杂杂质的多晶硅和/或未掺杂杂质的多晶硅。位线欧姆图案331可以包括金属硅化物层。位线含金属图案332可以包括从金属(例如，钨、钛和钽)和导电金属氮化物(例如，氮化钛、氮化钽和氮化钨)中选择的至少一个。位线覆盖图案337可以设置在位线BL中的每一条上。位线覆盖图案337可以由一种或多种介电材料形成。例如，位线覆盖图案337可以包括一种或多种氮化物(例如，氮化硅)和/或氮氧化物(例如，氮氧化硅)。
位线接触件DC可以设置在第一凹部R1中。位线接触件DC可以包括掺杂杂质的多晶硅和/或未掺杂杂质的多晶硅。当在沿图1B的线B-B’的截面中观看时，位线接触件DC可以具有与缓冲图案305的侧表面接触的侧壁。当在如图1A中所示的平面中观看时，位线接触件DC可以具有与缓冲图案305接触的凸的侧表面。位线接触件DC可以将第一杂质区312a和位线BL彼此电连接。
当在沿图1B的线B-B’截面中观看时，位线接触件DC可以至少部分地插设在第一杂质区312a与字线覆盖图案31之间。位线接触件DC可以接触第一杂质区312a的上表面和侧表面。
第一凹部R1可以包括未被位线接触件DC占用的未被占用的空间，下埋置介电图案341可以填充第一凹部R1的未被占用的空间。第一凹部R1可以在其中设置有位于位线接触件DC的相对两侧上的一对下埋置介电图案341。下埋置介电图案341可以包括例如氮化硅层。下埋置介电图案341中的每一个可以具有下宽度和大于下宽度的上宽度。下埋置介电图案341中的一个可以具有其形状从第一凹部R1的第一内侧壁SN1转印的侧壁。下埋置介电图案341中的另一个可以具有其形状从第一凹部R1的第二内侧壁SN2转印的侧壁。下埋置介电图案341中的每一个的侧壁可以具有拐点341P，倾角在拐点341P处改变，拐点341P可以位于第一杂质区312a的上表面U1上方。
存储节点接触件BC可以设置在各对相邻的位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC可以包括掺杂杂质的多晶硅和/或未掺杂杂质的多晶硅。在位线BL之间，介电图案(未示出)可以设置在存储节点接触件BC之间。
位线间隔件SP可以插设在位线BL与存储节点接触件BC之间。位线间隔件SP可以包括隔着间隙区GP彼此间隔开的第一子间隔件321和第二子间隔件325。这里，间隙区GP可以被称为“气隙”。第一子间隔件321可以覆盖位线BL的侧壁和位线覆盖图案337的侧壁。第二子间隔件325可以与存储节点接触件BC相邻。第一子间隔件321和第二子间隔件325可以包括相同的材料。例如，第一子间隔件321和第二子间隔件325可以包括氮化硅层。
第二子间隔件325的下表面可以位于第一子间隔件321的下表面下方。第二子间隔件325的上端可以位于第一子间隔件321的上端下方。这种配置可以增大下文中将描述的着陆焊盘LP的形成裕度。结果，可以防止着陆焊盘LP与存储节点接触件BC之间断开。第一子间隔件321可以延伸为覆盖位线接触件DC的侧壁，并且还覆盖第一凹部R1的侧壁和下表面。例如，第一子间隔件321可以插设在位线接触件DC与下埋置介电图案341之间、字线覆盖图案31与下埋置介电图案341之间、衬底301与下埋置介电图案341之间以及器件隔离图案302与下埋置介电图案341之间。
存储节点欧姆层309可以设置在存储节点接触件BC上。存储节点欧姆层309可以包括金属硅化物。存储节点欧姆层309、第一子间隔件321和第二子间隔件325以及位线覆盖图案337可以被防扩散图案311a共形地覆盖。防扩散图案311a可以包括金属氮化物(例如，氮化钛层、氮化钽层等)。着陆焊盘LP可以设置在防扩散图案311a上。着陆焊盘LP可以包括一种或多种金属(例如，钨)。着陆焊盘LP可以具有覆盖位线覆盖图案337的上表面并且宽度大于存储节点接触件BC的宽度的上部。着陆焊盘LP的中心可以在第二方向X2上相对于存储节点接触件BC的中心移开。位线BL的一部分可以与着陆焊盘LP竖直地叠置。位线覆盖图案337的上侧壁可以与着陆焊盘LP叠置，并且可以被第三子间隔件327覆盖。第二凹部R2可以形成在位线覆盖图案337的其他上侧壁上。
着陆焊盘LP可以包括第一着陆焊盘LP1和相邻的第二着陆焊盘LP2。第一着陆焊盘LP1可以具有与第二着陆焊盘LP2相邻的第一上侧壁sw1。第二着陆焊盘LP2可以具有与第一上侧壁sw1相邻的第二上侧壁sw2。第一覆盖图案358a可以将第一上侧壁sw1和第二上侧壁sw2彼此连接，同时覆盖第一上侧壁sw1和第二上侧壁sw2。第一覆盖图案358a可以具有均匀的厚度，而与位置无关。第一覆盖图案358a可以具有位于第一着陆焊盘LP1与第二着陆焊盘LP2之间的第三凹部R3。第三凹部R3可以被第二覆盖图案360a填充。第一覆盖图案358a和第二覆盖图案360a可以独立地包括氮化硅层、氧化硅层、氮氧化硅层或多孔层。第一覆盖图案358a的孔隙率可以大于第二覆盖图案360a的孔隙率。第一覆盖图案358a和第二覆盖图案360a的上表面可以与着陆焊盘LP的上表面共面。
第一子间隔件321与第二子间隔件325之间的间隙区GP可以延伸到着陆焊盘LP之间的空间中。间隙区GP可以使第一覆盖图案358a的下表面暴露。间隙区GP可以朝向防扩散图案311a延伸。例如，防扩散图案311a可以具有在第二着陆焊盘LP2与位线覆盖图案337之间凹陷的侧壁。间隙区GP可以使位线覆盖图案337的上表面和第二着陆焊盘LP2的下表面部分地暴露。
数据存储图案DS可以设置在着陆焊盘LP上。数据存储图案DS可以包括电容器下电极、相变材料图案、可变电阻材料图案和/或磁性隧道结图案。
图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10A中的每一个是平面图，图2B、图2C、图3B、图3C、图4B、图5B、图6B、图7B、图8B、图9B、图10B、图10C、图11、图12、图13和图14中的每一个是在一个示例中共同示出根据本发明构思的实施例的半导体存储器装置的制造方法的截面图。
参照图2A和图2B，可以在衬底301中形成器件隔离图案302以限定有源部分ACT。可以在衬底301中形成器件隔离沟槽，器件隔离图案302可以填充器件隔离沟槽。有源部分ACT和器件隔离图案302可以被图案化以形成沟槽。这里，可以适当地控制衬底301和器件隔离图案302的蚀刻条件，使得器件隔离图案302可以比衬底301更容易被蚀刻。结果，沟槽可以具有弯曲的下表面。
可以在对应的沟槽中形成字线WL。一对字线WL可以在有源部分ACT中的每一个上方延伸。该对字线WL可以将有源部分ACT中的每一个划分为第一源/漏极区SDR1和一对第二源/漏极区SDR2。第一源/漏极区SDR1可以限定在该对字线WL之间，该对第二源/漏极区SDR2可以限定在有源部分ACT中的每一个的相对边缘上。
在形成字线WL之前，可以在沟槽中的每一个的内表面上形成栅极介电层107。可以通过热氧化、化学气相沉积和原子层沉积中的一种或多种来形成栅极介电层107。栅极导电层可以可以被形成为填充沟槽，然后可以回蚀栅极导电层以形成字线WL。字线WL可以凹陷以使其上表面低于有源部分ACT的上表面。可以在衬底301上形成诸如氮化硅层的介电层以填充沟槽，然后可以蚀刻介电层以在对应的字线WL上形成字线覆盖图案31。
参照图2A和图2C，字线覆盖图案31和器件隔离图案302可以用作掩模以使有源部分ACT掺杂有杂质，以形成第一杂质区312a和第二杂质区312b。可以分别在图2B中所示的第一源/漏极区SDR1和第二源/漏极区SDR2中形成第一杂质区312a和第二杂质区312b。
然后，可以在衬底301的整个表面上形成缓冲层305a(例如，氧化硅)。
参照图3A和图3B，单独的蚀刻掩模(未示出)可以用于各向同性地蚀刻缓冲层305a以形成缓冲图案305，缓冲图案305包括使第一杂质区312a暴露的第一凹部R1。
蚀刻掩模(未示出)可以具有尺寸稍大于使第一杂质区312a暴露所需的尺寸的开口。例如，蚀刻掩模(未示出)的开口尺寸可以是有源部分ACT在第二方向X2上的宽度和为未对准提供的额外宽度裕度之和。
可以蚀刻缓冲层305a、器件隔离图案302、衬底301和第一杂质区312a以形成第一凹部R1，并且同时形成缓冲图案305。由于第一凹部R1的水平宽度足以使第一杂质区312a暴露，因此第一凹部R1可以被形成为其侧壁更靠近第一杂质区312a而不是更靠近在其他有源部分ACT上的第二杂质区312b。
参照图3A和图3C，可以选择性地蚀刻被缓冲图案305暴露的第一杂质区312a。因为第一杂质区312a包括硅，并且器件隔离图案302、缓冲图案305和栅极介电层107包括氧化硅，因此由于第一杂质区312a相对于器件隔离图案302、缓冲图案305和栅极介电层107的蚀刻选择性，可以选择性地蚀刻第一杂质区312a。可以蚀刻第一杂质区312a，使得第一凹部R1可以扩展为包括第一部分R1a和第二部分R1b，其中第一部分R1a在缓冲图案305的侧壁上具有第一倾角，第二部分R1b在器件隔离图案302的侧壁上具有第二倾角。例如，第一凹部R1可以具有增加的深度。第一倾角和第二倾角可以不同。例如，第二倾角可以比第一倾角更不尖锐(即，更接近90度)。之后，去除蚀刻掩模(未示出)。在一些实施例中，可以在选择性地蚀刻第一杂质区312a之前去除蚀刻掩模。
参照图4A、图4B、图5A和图5B，可以执行各向同性蚀刻工艺以扩展第一凹部R1。湿蚀刻工艺可以用作各向同性蚀刻工艺。在此情况下，第一凹部R1可以在竖直方向和水平方向两者上具有增大的宽度。各向同性蚀刻工艺可以蚀刻缓冲图案305和器件隔离图案302中的每一个的暴露侧壁。由于缓冲图案305和器件隔离图案302可以包括相同的材料，因此可以在各向同性蚀刻工艺期间相似地蚀刻缓冲图案305和器件隔离图案302两者的暴露部分。因此，如图4B中所示，可以转印缓冲图案305的暴露侧壁的轮廓，同样地，可以转印器件隔离图案302的暴露侧壁的轮廓。根据一些实施例，可以在缓冲图案305的暴露侧壁与器件隔离图案302的暴露侧壁之间提供直线。
第一凹部R1可以具有第一内侧壁SN1和相对的第二内侧壁SN2。这里，第一内侧壁SN1和第二内侧壁SN2可以被形成为具有与第一杂质区312a以同一间隔“W”间隔开的相应的下部。
当第一凹部R1扩展时，可以在第一杂质区312a的相对两侧上将与图3C中所示的第一凹部R1的第二部分R1b相邻的器件隔离图案302蚀刻相同的量，因此，第一凹部R1可以被形成为隔着第一杂质区312a彼此间隔开的部分处具有相同的间隔“W”。因此，如图5B中所示，第一凹部R1可以具有第一内侧壁SN1和相对的第二内侧壁SN2，第一内侧壁SN1的下部和第二内侧壁SN2的下部可以相对于第一杂质区312a彼此对称形成。另外，第一凹部R1可以被形成为其下表面的最低部分低于第一杂质区312a的上表面。
第一杂质区312a可以具有包括暴露的上表面和部分暴露的侧壁的鳍型形状。如图5B的截面图中所示，还可以部分地蚀刻栅极介电层107，以使第一杂质区312a的侧壁暴露。
参照图6A和图6B，可以在衬底301的整个表面上形成第一多晶硅层329，从而填充第一凹部R1。第一多晶硅层329可以经历平面化蚀刻工艺，以使缓冲图案305暴露。第一多晶硅层329和缓冲图案305可以构成基本平坦的表面。
参照图7A和图7B，可以在缓冲图案305和第一多晶硅层329上形成第二多晶硅层330a。可以在第二多晶硅层330a上顺序地形成位线欧姆层331a、位线含金属层332a和位线覆盖层337a。位线欧姆层331a可以由金属硅化物(例如，硅化钴)形成。可以通过以下步骤来形成位线欧姆层331a：在第二多晶硅层330a上沉积金属层；执行其中金属层和第二多晶硅层330a的多晶硅彼此反应的退火工艺以形成金属硅化物；以及随后去除金属层的未反应部分。
可以在位线覆盖层337a上形成第一掩模图案339，从而限定下文中将描述的位线BL的平面形状。第一掩模图案339可以在第三方向X3上延伸。
参照图8A和图8B，第一掩模图案339可以在执行蚀刻工艺期间用作蚀刻掩模，在该蚀刻工艺中，顺序地蚀刻位线覆盖层337a、位线含金属层332a、位线欧姆层331a、第二多晶硅层330a和第一多晶硅层329以形成位线覆盖图案337、位线接触件DC以及包括位线多晶硅图案330、位线欧姆图案331和位线含金属图案332的位线BL。蚀刻工艺可以部分地暴露出缓冲图案305的上表面、第一凹部R1的内侧壁以及第一凹部R1的下表面的一部分。然后可以去除第一掩模图案339。
当形成位线接触件DC时，可以去除被第一掩模图案339暴露的第一多晶硅层329，以使第一凹部R1的内侧壁暴露。在形成第一掩模图案339时发生未对准的情况下，可以在第一掩模图案339的侧壁与第一凹部R1的内侧壁之间设置减小的水平距离。在此情况下，当形成位线接触件DC时，可能难以在第一多晶硅层329与第一凹部R1的内侧壁之间引入蚀刻剂，因此，可能无法充分地蚀刻第一多晶硅层329来形成具有覆盖第一凹部R1的内侧壁的桥形状的位线接触件DC。这可能增加位线接触件DC与存储节点接触件(例如，见图1B的元件“BC”)之间的短路的可能性。
根据本发明构思的实施例，由于用于实现暴露第一杂质区312a所需的浅蚀刻深度的蚀刻工艺(如关于图3B所描述的)、由于其中选择性地蚀刻第一杂质区312a的选择性蚀刻工艺(如关于图3C所描述的)、以及由于在第一杂质区312a周围执行的各向同性蚀刻工艺(如关于图4B所描述的)，第一杂质区312a周围的在其中引入蚀刻剂的空间可以扩展。例如，因为在第一杂质区312a周围形成足够大以有利于蚀刻剂的引入的空间，并且因为第一凹部R1具有足够的空间接收蚀刻剂，因此可以在形成位线接触件DC时充分地蚀刻第一多晶硅层329的下部。因此，能够显著减少诸如短路的某些工艺缺陷。
参照图9A和图9B，可以在衬底301的整个表面上共形地形成第一子间隔件层。第一子间隔件层可以共形地覆盖第三凹部R3的下表面和内侧壁。第一子间隔件层可以是例如氮化硅层。可以在衬底301的整个表面上形成诸如氮化硅层的介电层，以填充第一凹部R1，然后，可以执行其中各向异性地蚀刻介电层以将下埋置介电图案341留在第一凹部R1中的各向异性蚀刻工艺。
当执行各向异性蚀刻工艺时，还可以蚀刻第一子间隔件层以形成第一子间隔件321。另外，各向异性蚀刻工艺可以使缓冲图案305的上表面暴露。可以在衬底301的整个表面上共形地形成牺牲间隔件层，然后可以执行各向异性蚀刻工艺以形成覆盖第一子间隔件321的侧壁的牺牲间隔件323。牺牲间隔件323可以由相对于第一子间隔件321具有蚀刻选择性的材料形成。第二子间隔件325可以被形成为覆盖牺牲间隔件323的侧壁。第二子间隔件325可以由例如氮化硅形成。在形成第二子间隔件325之后，可以使缓冲图案305的上表面暴露。
参照图10A和图10B，可以在衬底301的整个表面上形成多晶硅层，以填充位线BL之间的空间，然后可以蚀刻多晶硅层以形成初始存储节点接触件350，并且使第一子间隔件321、牺牲间隔件323和第二子间隔件325中的每一个的上侧壁暴露。可以去除牺牲间隔件323和第二子间隔件325的上部，以使牺牲间隔件323和第二子间隔件325的上端的高度(或水平高度)与初始存储节点接触件350的上表面的高度(或水平高度)相似。因此，可以使第一子间隔件321的上侧壁暴露。该工艺可以为形成以下将讨论的着陆焊盘LP提供较大工艺裕度。当去除牺牲间隔件323和第二子间隔件325的上部时，还可以部分地去除第一子间隔件321的上部，使得第一子间隔件321的宽度可以减小。
参照图10A和图10C，可以在衬底301的整个表面上共形地形成第三子间隔件层，然后可以各向异性地蚀刻第三子间隔件层以形成覆盖第一子间隔件321的暴露的上侧壁的第三子间隔件327。第三子间隔件327可以具有覆盖牺牲间隔件323的暴露的上端的下部。可以蚀刻初始存储节点接触件350，以使第二子间隔件325的上侧壁暴露，并且同时形成存储节点接触件BC。第三子间隔件327可以补足第一子间隔件321的受损上部，并且可以覆盖牺牲间隔件323，从而防止位线BL受到用于蚀刻存储节点接触件BC的蚀刻剂和/或受到后续清洗工艺中使用的清洗溶液的侵蚀。结果，可以防止对位线BL的损坏。可以执行清洗工艺以清洗存储节点接触件BC的上表面。存储节点接触件BC的上表面可以经历金属硅化处理以形成存储节点欧姆层309。可以在衬底301的整个表面上共形地形成防扩散层311。可以在衬底301的整个表面上形成着陆焊盘层352，并且着陆焊盘层352可以填充位线覆盖图案337之间的空间。着陆焊盘层352可以包括例如钨。可以在着陆焊盘层352上形成第二掩模图案340。第二掩模图案340可以限定以下将讨论的着陆焊盘LP的位置。第二掩模图案340可以形成为与存储节点接触件BC竖直地叠置。第二掩模图案340可以形成为具有彼此间隔开的岛形状。
参照图1A和图11中所示的实施例，可以执行各向异性蚀刻工艺，使得第二掩模图案340可以用作蚀刻掩模以部分地去除着陆焊盘层352，以形成着陆焊盘LP，并且同时形成使防扩散层311暴露的开口354。之后，可以执行各向同性蚀刻工艺，使得可以去除暴露于开口354的防扩散层311，以形成彼此分开的防扩散图案311a，并且同时使第三子间隔件327以及位线覆盖图案337的上表面的一部分暴露。根据各向同性蚀刻工艺的进展程度，防扩散图案311a可以被过度地蚀刻以使着陆焊盘LP的下表面部分地暴露。
参照图1A和图12，可以执行各向异性蚀刻工艺，其中，可以去除第三子间隔件327和位线覆盖图案337的暴露于开口354的一些部分，以使牺牲间隔件323暴露。在此情况下，可以在位线覆盖图案337上形成第二凹部R2。
参照图1A和图13，可以去除牺牲间隔件323以在第一子间隔件321与第二子间隔件325之间形成气隙AG。之后，可以形成热分解层356以填充开口354和第二凹部R2。还可以在着陆焊盘LP上形成热分解层356。热分解层356可以封闭气隙AG的上部。
参照图1A和图14，可以执行第一退火工艺，使得热分解层356的上部可以被热分解和去除。部分去除热分解层356可以使着陆焊盘LP的上表面和上侧壁暴露，并且可以形成彼此间隔开的热分解图案356a。可以在热分解图案356a和着陆焊盘LP上共形地形成第一覆盖层358。
参照图1A和图1B，可以执行第二退火工艺，使得热分解图案356a和牺牲间隔件323可以都被去除以形成间隙区GP。可以在第一覆盖层358上形成第二覆盖层(未示出)。可以随后执行回蚀或化学机械抛光(CMP)工艺以去除着陆焊盘LP上的第一覆盖层358和第二覆盖层(未示出)，以使着陆焊盘LP暴露。可以形成接触着陆焊盘LP的数据存储图案DS。
图15A是沿图1A的线A-A’截取并且示出根据本发明构思的实施例的半导体存储器装置的截面图。图15A示出了其中第一凹部R1和位线接触件DC都没有与第一杂质区312a准确对准的情况。图15B是进一步示出了图15A的部分“cc”的放大截面图。
参照图15A和图15B，在第二方向X2上背离第一杂质区312a地移置第一凹部R1。相反，可以在第二方向X2上朝向第一杂质区312a移置位线接触件DC。第一凹部R1可以具有第一内侧壁SN1和相对的第二内侧壁SN2。第一内侧壁SN1可以相对更靠近位线接触件DC，第二内侧壁SN2可以相对更远离位线接触件DC。第一内侧壁SN1可以与器件隔离图案302的被相对少地蚀刻的侧壁对应，第二内侧壁SN2可以与器件隔离图案302的被相对更多地蚀刻的侧壁对应。
第一内侧壁SN1的下部和第二内侧壁SN2的下部可以相对于第一杂质区312a对称设置。另外，第一内侧壁SN1的下部和第二内侧壁SN2的下部可以与第一杂质区312a间隔开相同的间隔W。
位线接触件DC可以将第一凹部R1划分为具有相对较大的空间的第一隔室Ra和具有相对较小的空间的第二隔室Rb。第一凹部R1的第一隔室Ra的下表面的最下部分L2可以位于比第一杂质区312a的上表面U1的水平高度更低的水平高度处，同样地，第一凹部R1的第二隔室Rb的下表面的最下部分L3可以位于比第一杂质区312a的上表面U1的水平高度更低的水平高度处。
第一凹部R1的第一隔室Ra可以用第一下埋置介电图案341a填充，第一下埋置介电图案341a的上宽度小于填充第一凹部R1的第二隔室Rb的第二下埋置介电图案341b的上宽度。
第一下埋置介电图案341a和第二下埋置介电图案341b中的每一个可以包括其宽度恒定的下部和其宽度可变的上部。第一下埋置介电图案341a的下部和第二下埋置介电图案341b的下部可以相对于第一杂质区312a对称设置。覆盖第一凹部R1的第一内侧壁SN1的第一子间隔件321的上表面可以与第二子间隔件325的下表面接触。其他配置可以与先前参照图1A、图1B和图1C描述的配置相似。
图16A、图16B、图16C、图16D、图16E、图16F、图16G和图16H是示出根据本发明构思的实施例的制造半导体存储器装置的方法的一个示例的相关截面图。
参照图2C和图16A，单独的蚀刻掩模(未示出)可以用于各向异性地蚀刻缓冲层305a以形成包括使第一杂质区312a暴露的第一凹部R1的缓冲图案305。可以在第二方向X2上背离第一杂质区312a地移置第一凹部R1。
该移置可以对应于第一杂质区312a与蚀刻掩模(未示出)的开口之间的未对准，蚀刻掩模的开口的尺寸可以为第一杂质区312a的宽度和为未对准提供的附加的宽度之和。即使发生未对准，也可以使第一杂质区312a的上表面暴露。
参照图16B，可以选择性地蚀刻被缓冲图案305暴露的第一杂质区312a。因此，第一凹部R1可以具有增加的深度，这可以导致第一凹部R1的扩展。
之后，去除蚀刻掩模(未示出)。在一些实施例中，可以在选择性地蚀刻第一杂质区312a之前去除蚀刻掩模。
参照图16C，可以执行各向同性蚀刻工艺以扩展第一凹部R1。各向同性蚀刻工艺可以蚀刻缓冲图案305和器件隔离图案302中的每一个的暴露的侧壁。由于缓冲图案305和器件隔离图案302包括相同的材料，因此可以相似地蚀刻缓冲图案305和器件隔离图案302。
第一凹部R1的扩展可以允许第一内侧壁SN1和第二内侧壁SN2的下部相对于第一杂质区312a对称设置，并且与第一杂质区312a相距相同的间隔W。第一杂质区312a可以具有包括暴露的上表面和部分暴露的侧壁的鳍型形状。可以在各向同性蚀刻工艺中使相邻的第二杂质区312b的侧壁和/或上表面暴露。在一些实施例中，可以不使相邻的第二杂质区312b的侧壁和/或上表面暴露。
参照图16D，可以形成线形氧化物层306a。氧化物层306a可以包括与缓冲图案305和器件隔离图案302的材料相同的材料。氧化物层306a可以是例如氧化硅层。可以在缓冲图案305的暴露的上表面和侧壁、器件隔离图案302的暴露的上表面和侧壁、第一杂质区312a的暴露的上表面和侧壁以及第二杂质区312b的暴露的上表面和/或侧壁上形成氧化物层306a。
参照图16E，可以蚀刻氧化物层306a以形成氧化物间隔件306。例如，各向异性蚀刻工艺可以蚀刻氧化物层306a。各向异性蚀刻工艺可以再次暴露出第一杂质区312a的上表面和第一凹部R1的下表面。氧化物间隔件306可以再次覆盖第一凹部R1的侧壁和第二杂质区312b的暴露部分。
由于氧化物间隔件306保护由图16C的各向同性蚀刻工艺导致的已经被暴露的第二杂质区312b，因此可以在后续蚀刻工艺期间不允许第二杂质区312b接触蚀刻剂。例如，可以在如下文中所述的形成位线BL期间防止第二杂质区312b的额外蚀刻。当不形成氧化物间隔件306时，可以蚀刻暴露的第二杂质区312b以引起第二杂质区312b与存储节点接触件(例如，见图15A的元件“BC”)之间的接触故障。根据本发明构思的实施例，可以防止这种接触故障。
还可以将氧化物间隔件306的形成应用于由于图4A、图4B、图5A和图5B中讨论的各向同性蚀刻工艺而暴露出第二杂质区312b的情况。
参照图16F，可以在衬底301上形成位线BL、位线接触件DC和位线覆盖图案337。可以通过其中图7B的第一掩模图案339用作蚀刻掩模的蚀刻工艺来形成位线BL、位线接触件DC和位线覆盖图案337。作为在第一掩模图案339与第一杂质区312a未对准的状态下执行蚀刻工艺的示例，位线接触件DC可以形成为更靠近第一内侧壁SN1而不是更靠近第二内侧壁SN2。位线接触件DC与第一凹部R1的第一内侧壁SN1之间的第一宽度d1可以小于位线接触件DC与第一凹部R1的第二内侧壁SN2之间的第二宽度d2。
根据本发明构思的实施例，因为在第一杂质区312a周围执行器件隔离图案302的各向同性蚀刻工艺，因此，可以扩大可引入蚀刻剂的空间。
第一内侧壁SN1的下部和第二内侧壁SN2的下部可以与第一杂质区312a间隔开相同的间隔W。因此，即使第一凹部R1被形成为在一个方向上背离第一杂质区312a地移置，并且即使位线BL被形成为在另一方向上背离第一杂质区312a地移置，也可以在第一凹部R1中均匀且充分地设置引入蚀刻剂的空间。结果，即使发生未对准，也可以在形成位线接触件DC时防止不充分地蚀刻导电层(例如，多晶硅层)，结果可以减少工艺缺陷。
参照图16G，可以形成第一子间隔件321和下埋置介电图案341。之后，可以形成第二子间隔件325和牺牲间隔件323。
参照图16H，可以形成初始存储节点接触件350。在一些实施例中，具有不同尺寸的初始存储节点接触件350可以隔着位线接触件DC形成。
之后，为了完成如图15A中所示的半导体存储器装置的制造，可以执行先前参照图10C、图11、图12、图13和图14描述的工艺。
对于根据本发明构思的实施例的半导体存储器装置及其制造方法，凹部可以被设置为使得其面对的内侧壁与其上形成有位线接触件的杂质区以相同的间隔间隔开。根据本发明构思的实施例，即使在形成凹部和/或位线时发生未对准的情况下，也可以在形成位线接触件期间和/或之后确保在杂质区周围获得引入蚀刻剂的空间。因此，可以防止导电层(例如，多晶硅)在形成位线接触件时未被充分地蚀刻，因此，当随后形成存储节点接触件时，可以防止诸如位线接触件与存储节点接触件之间的短路的缺陷。因此，根据本发明构思的半导体存储器装置可以具有改善的可靠性。
前述描述针对本发明构思的特定实施例。然而，本发明构思不仅仅局限于上述实施例。本领域技术人员将认识到，在不脱离所附权利要求的精神和范围的情况下，可以对前述内容做出各种修改。

Claims (20)

1.一种半导体存储器装置，包括：
衬底中间隔开的第一杂质区和第二杂质区；
器件隔离图案，其位于所述第一杂质区与所述第二杂质区之间；
位线接触件，其位于所述第一杂质区上；
存储节点接触件，其位于所述第二杂质区上；以及
介电图案，其位于所述位线接触件与所述存储节点接触件之间，
其中，所述器件隔离图案的侧壁的上部具有第一倾角，所述器件隔离图案的侧壁的下部具有与所述第一倾角不同的第二倾角。
2.根据权利要求1所述的半导体存储器装置，其中，所述第二倾角比所述第一倾角更不尖锐。
3.根据权利要求1所述的半导体存储器装置，其中，所述器件隔离图案的侧壁包括拐点，所述侧壁的倾角在所述拐点处从所述第一倾角变为所述第二倾角，并且
所述拐点设置在所述第一杂质区的上表面上方。
4.根据权利要求1所述的半导体存储器装置，其中，所述介电图案的侧壁具有从所述器件隔离图案的侧壁转印的形状。
5.根据权利要求1所述的半导体存储器装置，还包括位于所述衬底上的单层缓冲图案。
6.根据权利要求5所述的半导体存储器装置，其中，所述缓冲图案和所述器件隔离图案包括相同的材料。
7.根据权利要求6所述的半导体存储器装置，其中，所述缓冲图案包括氧化硅层，并且所述缓冲图案不包括氮化硅层。
8.根据权利要求1所述的半导体存储器装置，其中，
所述第二杂质区被设置为一对第二杂质区，并且该对第二杂质区隔着所述第一杂质区设置，
各介电图案分别设置在所述第一杂质区与所述第二杂质区之间，并且具有位于所述第一杂质区的上表面下方的下表面，并且
所述介电图案的宽度在所述第一杂质区的上表面的水平高度处相同。
9.根据权利要求8所述的半导体存储器装置，其中，
所述介电图案的宽度在所述第一杂质区的上表面上方的水平高度处改变，并且使各介电图案中的一个介电图案与另一介电图案不同。
10.根据权利要求1所述的半导体存储器装置，还包括：
间隔件，其位于所述介电图案与所述器件隔离图案之间，其中，所述间隔件的最下表面在所述第一杂质区的上表面下方。
11.根据权利要求所1述的半导体存储器装置，其中，所述器件隔离图案包括具有台阶差的侧壁。
12.一种半导体存储器装置，包括：
衬底，其包括第一杂质区，所述第一杂质区与第二杂质区间隔开；
器件隔离图案，其设置在所述第一杂质区与所述第二杂质区之间；
位线接触件，其位于所述第一杂质区上；
存储节点接触件，其位于所述第二杂质区上；以及
介电图案，其设置在所述位线接触件与所述存储节点接触件之间，
其中，所述介电图案包括各自具有恒定宽度的下部和各自具有可变宽度的上部。
13.根据权利要求12所述的半导体存储器装置，其中，所述介电图案的下表面位于所述第一杂质区的上表面下方。
14.根据权利要求12所述的半导体存储器装置，还包括：
缓冲图案，其设置在所述衬底上，其中，所述缓冲图案包括与所述介电图案的材料不同的材料。
15.根据权利要求12所述的半导体存储器装置，其中，所述第二杂质区被设置为一对第二杂质区，并且该对第二杂质区隔着第一杂质区设置，并且
所述第一杂质区与所述第二杂质区之间的介电图案的下部相对于所述第一杂质区对称设置。
16.一种半导体存储器装置，包括：
第一杂质区，其位于衬底中；
一对第二杂质区，其位于所述衬底中，彼此间隔开，并且隔着所述第一杂质区；
器件隔离图案，其分别位于所述第一杂质区与所述第二杂质区之间；
位线接触件，其位于所述第一杂质区上；
存储节点接触件，其分别位于所述第二杂质区上；以及
介电图案，其分别位于所述位线接触件与所述存储节点接触件之间，
其中，所述器件隔离图案的侧壁和上表面限定具有第一内侧壁和相对的第二内侧壁的凹部，
所述第一内侧壁包括上部、下部和第一拐点，所述第一拐点设置在所述第一杂质区的上表面上方，所述第一内侧壁的倾角在所述第一拐点处改变，并且
所述第二内侧壁包括上部、下部和第二拐点，所述第二拐点设置在所述第一杂质区的上表面上方，所述第二内侧壁的倾角在所述第二拐点处改变。
17.根据权利要求16所述的半导体存储器装置，其中，所述第一内侧壁的下部和所述第二内侧壁的下部与所述第一杂质区间隔开相同的间隔。
18.根据权利要求17所述的半导体存储器装置，其中，所述第一内侧壁的下部和所述第二内侧壁的下部具有相同的倾角。
19.根据权利要求17所述的半导体存储器装置，其中，在同一水平高度处，所述位线接触件与所述第一内侧壁之间的间隔不同于所述位线接触件与所述第二内侧壁之间的间隔。
20.根据权利要求17所述的半导体存储器装置，其中，所述第一内侧壁和所述第二内侧壁中的至少一个具有台阶差。
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* Cited by examiner, † Cited by third party
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KR20220010672A (ko) * 2020-07-17 2022-01-26 삼성전자주식회사 반도체 메모리 소자
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* Cited by examiner, † Cited by third party
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KR102238951B1 (ko) 2014-07-25 2021-04-12 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102444838B1 (ko) 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102531609B1 (ko) * 2016-05-27 2023-05-12 삼성전자주식회사 반도체 장치의 제조 방법
KR102482061B1 (ko) * 2016-12-16 2022-12-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
CN108269805B (zh) 2016-12-30 2021-06-08 联华电子股份有限公司 半导体存储装置以及其制作方法
CN108470710B (zh) 2017-02-23 2019-09-17 联华电子股份有限公司 一种形成半导体存储装置的方法
CN108573926B (zh) * 2017-03-09 2020-01-21 联华电子股份有限公司 半导体存储装置以及其制作方法
CN108695325B (zh) * 2017-04-07 2019-08-23 联华电子股份有限公司 动态随机存取存储器元件
US11121135B1 (en) * 2020-05-15 2021-09-14 Winbond Electronics Corp. Structure of memory device

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