CN113129961B - 一种面向密码逻辑阵列局部动态重构的配置电路 - Google Patents

Abstract

本发明提供一种面向密码逻辑阵列局部动态重构的配置电路，包括：寄存器堆、配置解析电路和可重构计算单元；寄存器堆用于获取并存储配置信息，基于获取到的可重构单元使能信号提取配置信息，并将配置信息发送至配置解析电路；配置解析电路用于对寄存器堆输出的配置信息进行解析，得到配置信号，将配置信号发送至可重构计算单元；可重构计算单元用于响应配置信号。通过寄存器堆预先存储待重构的全部配置信息，避免了每个时钟周期从阵列外部调取配置信息，降低了配置信息更换频次、减少动态功耗，降低了系统计算资源的浪费，提高了配置电路的电路性能。

Description

一种面向密码逻辑阵列局部动态重构的配置电路

技术领域

本发明涉及电子电路技术领域，具体涉及一种面向密码逻辑阵列局部动态重构的配置电路。

背景技术

密码逻辑阵列：是一种数据流驱动的密码处理结构，是可重构计算技术在密码领域的典型应用。阵列内部由专为密码处理而设计的运算单元规则排列而成，辅以相应的控制逻辑和互连结构，通过配置信息来形成特定的数据通路，从而完成特定的密码计算任务。

局部动态重构：是指阵列运算过程中在不影响整体计算状态的前提下对阵列部分电路结构重新组织，并根据不同的应用需求，使改变自身的电路结构，从而实现不同的功能的过程。

配置电路：配置电路完成对阵列内部配置信息的组织、存储和管理，其设计的目的是为了支持密码计算任务到从硬件结构上的映射实现。

对于密码逻辑阵列而言，配置电路的意义相当于指令集处理器中取指及译码逻辑的作用，其重要性不言而喻。配置信息是阵列功能实现的基础，完成密码计算任务所需的配置信息数据量相对较大，容易导致配置存储资源在整体结构中的占比过大，而缩减配置存储资源又容易造成配置信息存储空间不足，影响重构功能的实现，增大动态重构延时，从而影响最终的计算性能。

发明内容

有鉴于此，本发明实施例提供一种面向密码逻辑阵列局部动态重构的配置电路，以实现提高配置电路的电路性能。

为实现上述目的，本发明实施例提供如下技术方案：

一种面向密码逻辑阵列局部动态重构的配置电路，包括：

寄存器堆、配置解析电路和可重构计算单元；

所述寄存器堆用于获取并存储配置信息，基于获取到的可重构单元使能信号提取配置信息，并将所述配置信息发送至所述配置解析电路；

所述配置解析电路用于对所述寄存器堆输出的配置信息进行解析，得到配置信号，将所述配置信号发送至所述可重构计算单元；

所述可重构计算单元用于响应所述配置信号。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，还包括：

全局配置存储单元，用于存储非实时性的配置信息，所述非实时性的配置信息包括配置索引和待重构的配置信息。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，所述全局配置存储单元包括：

配置缓存模块、索引译码模块和配置索引模块；

所述配置缓存模块用于：存储所述可重构计算单元在运算过程中待重构的配置信息；

所述配置索引模块用于：存储配置索引信息，所述配置索引信息存储有所述配置缓存模块中的重构过程中对应的目标信息，所述目标信息包括待重构的配置信息的配置信息地址以及所述待重构的配置信息对应的寄存器地址；

所述索引译码模块用于：通过对所述配置索引模块中存储的信息取出并进行译码后得到所述待重构的配置信息对应的地址及寄存器堆地址，基于所述配置信息对应的地址，从相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将其通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，所述配置索引信息包括：索引标识码字段、配置信息地址字段、寄存器堆地址字段以及寄存器堆重构标识字段。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，所述全局配置存储单元还包括：

控制逻辑单元，用于产生控制信号；

查表单元，用于基于所述控制逻辑单元产生的控制信号，根据预先配置的数据产生与所述控制信号适配的配置索引使能信号；

所述配置索引模块具体用于：在获取到所述配置索引使能信号时，提取与所述配置索引使能信号相匹配的待重构的配置索引信息，获取该待重构的配置索引信息对应的配置信息地址及寄存器堆地址，基于所述配置索引信息对应的配置信息地址，从相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将其通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路中，所述全局配置存储单元还包括：

设置在所述配置索引模块以及所述索引译码模块之间的一级寄存器。

可选的，上述面向密码逻辑阵列局部动态重构的配置电路，所述配置缓存模块和配置索引模块采用SRAM结构。

基于上述技术方案，本发明实施例提供的上述方案通过寄存器堆式存储配置信息，存储的配置信息能够满足阵列中的各个可重构计算单元实时运算的需求，所述寄存器堆具有较强的动态局部可重构能力。同时还可以通过所述寄存器堆预先存储待重构的全部配置信息，避免了每个时钟周期从阵列外部调取配置信息，降低了配置信息更换频次的同时也减少了一定的动态功耗，降低了系统计算资源的浪费，提高了配置电路的电路性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1a为单配置信息结构示意图；

图1b为多配置信息结构示意图；

图1c为配置信息层次存储结构示意图；

图2为本申请公开的面向密码逻辑阵列局部动态重构的配置电路的结构示意图；

图3为本申请另一实施例公开的面向密码逻辑阵列局部动态重构的配置电路的结构示意图；

图4为本申请实施例公开的配置索引信息的结构示意图；

图5本申请实施例公开的全局配置存储单元的结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在密码逻辑阵列的配置电路设计方面，相关的研究成主要围绕可重构密码处理器的结构进行展开，而关于配置电路的参考文献相对较少，其典型研究成果并不多见。

对于可重构计算处理器，如图1a-图1c所示，配置电路的设计主要包括单配置信息结构、多配置信息结构和配置信息层次存储结构三种典型结构。

其中单一配置信息结构是一种早期的可重构处理器的配置电路结构，多见于通用型FPGA，其配置电路内部往往只设计有一套相关存储资源用于存储完整的配置信息，以提供运算所需的配置信号，这种单一形式的配置信息管理模式适用于简单的计算任务，无法适应计算任务发生改变的情形。多配置信息结构在此基础上设计了多套配置存储资源，每套资源中均存储了一套可供处理器运算所需的完整配置信息，一旦进入动态重构过程，只需切换配置页面选择信号，因而其重构速率高，但是引入了较大的配置电路资源开销，且由于在运算过程中有且仅有一套配置信息在发挥作用，所以多配置信息结构对配置信息的利用效率较低。而配置信息的层次存储结构进一步对配置电路中存储资源进行了优化，通过引入配置信息缓存结构用于存储运算过程中所需的非实时性配置信息，可以降低配置电路中带来的存储资源开销，是可重构计算处理器中具有普适性的配置信息管理结构。

典型的代表主要有：清华大学王延升等人针对一款粗粒度可重构处理器的配置信息结构进行了研究，提出了一种层次化的配置信息系统实现方案[1]。该方案通过对处理器配置信息按照功能进行分类组织，并在配置电路中设计层次化的存储方案，提取了任务中的计算相似性，以此实现动态重构效率和配置电路资源开销的折中。

配置电路是可重构密码处理器设计的重中之重，而如何平衡动态重构能力和配置电路带来的面积和功耗之间的关系，即确定配置电路的整体结构是配置电路设计的首要问题。

申请人通过对相关研究资料与文献进行整理发现，基于单配置信息结构的可重构处理器往往不具备动态重构的能力，随着密码算法对处理结构灵活性的需求，单一配置信息结构显然，不适用于密码逻辑阵列配置电路的设计；多配置信息结构虽然重构延时小，单应用在密码逻辑阵列上极易造成存储大量重复冗余的配置信息，使得配置存储资源产生了过大的开销；配置信息的层次结构则通过不同的配置信息存储结构对配置信息进行分类管理，既保证了较小的配置延时，同时有效控制了配置电路在面积和功耗上的开销，相对而言是一种对配置信息的高效管理形式。

以文献《粗粒度动态可重构处理器中的高能效关键配置技术研究》为典型代表，每个时钟周期从配置存储器中调取该周期所需的配置信息，当密码逻辑阵列的规模相对较大时，这种实时调取配置信息的方式难以满足计算的需求，且实际上考虑到密码算法相较于通用型计算形式的特殊性，其配置信息可以多个时钟周期保持不变。同时对于密码计算的特点而言，其配置电路中部分设计还需针对密码处理的特殊性以及密码逻辑阵列特点的硬件结构进行优化评估。

迄今为止，关于配置电路的设计的实现方案较少，很少有研究成果将层次化管理的配置电路结构和密码逻辑阵列的硬件结构以及密码算法的运算特点联系在一起，提出面向密码逻辑阵列局部动态重构的层次化配置电路的硬件设计实现。

申请人经过研究发现，设计密码逻辑阵列的配置电路的关键技术问题是在满足密码运算需求的条件下控制其硬件资源消耗，从而提高配置电路的性能。

申请人通过综合可重构的设计思想以及密码处理的基本特点，构建了一种面向密码逻辑阵列局部动态重构的配置电路，面对特定的密码计算任务时，在保证较短的动态重构延时的同时又能够有效控制配置电路在整体面积和功耗上的开销，以满足对配置信息的高能效管理形式。

参见图2，本申请公开的面向密码逻辑阵列局部动态重构的配置电路，可以包括：

寄存器堆100、配置解析电路200和可重构计算单元300；

关于寄存器堆100：现有技术中，密码逻辑阵列根据配置信息来构建内部的数据路径和控制路径，而可重构计算单元作为密码逻辑阵列中的核心运算引擎，是计算资源的基本组成部分，需要大量的配置信息支持其完成实时的密码计算任务。这就要求其配置页面能够为可重构单元在每个时钟周期内提供多条配置信息，以实现对可重构单元的实时构建，即配置页面需要提供多个配置信息输出端口。在此基础上，为了能够保证阵列的计算性能，应缩减配置信息相关路径上的延时，避免配置电路成为整体的关键路径，所述面向密码逻辑阵列局部动态重构的配置电路采用分布式可重构单元配置页面存储配置信息，具体的所述分布式可重构单元配置页面采用寄存器堆的设计方式，通过所述寄存器堆能够提供可重构计算计算单元运算所需的多条配置信息，且分布式可重构单元配置页面的规模可随着寄存器数量的增加而扩展，从而适应更为复杂的运算任务。

在所述寄存器堆100构成的阵列运算开始前，通过输入接口将各个数据包中的配置信息从外部写入所述寄存器堆，此时寄存器堆中就存储了一套能够支持所述可重构计算单元实时运算的完整配置信息，所述配置信息的字节长度可以为32bit。

关于配置解析电路200：当寄存器堆100构成的阵列开始进入运算状态后，基于组合逻辑设计的配置解析电路200将对所述寄存器堆中的全部配置信息进行解析，分别读取32bit配置信息的对应字段并译码成配置信号，通过相应的信号控制各个可重构计算单元进行运算。

关于可重构计算单元300：用于响应所述配置解析电路200产生的配置信号，其可以为RCPE单元。

由上述方案可见，本申请实施例提供的面向密码逻辑阵列局部动态重构的配置电路，通过寄存器堆式存储配置信息，存储的配置信息能够满足阵列中的各个可重构计算单元300实时运算的需求，所述寄存器堆具有较强的动态局部可重构能力。同时还可以通过所述寄存器堆预先存储待重构的全部配置信息，避免了每个时钟周期从阵列外部调取配置信息，降低了配置信息更换频次的同时也减少了一定的动态功耗，降低了系统计算资源的浪费，提高了配置电路的电路性能。

在常规的运行环境中，单个分布式可重构单元配置页面就能够满足可重构计算单元在运算过程中实时配置需求，在计算任务不发生改变的情况下，寄存器堆100存储的配置信息也无需重构。而一旦计算任务发生变化需要重新配置配置信息时，单个分布式可重构单元配置页面则无法满足动态重构的要求，因此本申请在分布式可重构单元配置页面的基础上添加了额外的存储单元，即全局配置存储单元，该存储单元用于存储非实时性的配置信息，所述非实时性的配置信息包括配置索引和待重构的配置信息。

从密码算法的运算特点来看，与通用型计算任务所不同的是密码算法中的算子操作具有普遍相似性，且运算过程中只有个别算子操作存在差异性，即，在计算任务发生改变时，可重构计算单元中只有小部分电路结构的运算功能发生了改变，因此其配置信息也仅仅需要变更部分。此外，得益于密码算法中算子操作的确定性特点，密码处理结构能够按照既定的算子操作顺序执行，较少存在判断和分支操作。例如分组密码算法SM4，由32轮循环迭代组成，循环迭代中包括异或操作、S盒置换、循环移位等算子操作，子密钥扩展部分和轮函数类似，整个运算过程中算子操作及其排列顺序基本相同，几乎无需对配置信息进行重配；典型分组密码算法DES，运算过程由多次抽取置换和子密钥异或操作组成，仅仅是子密钥生成过程中左移1bit或2bit的区别。类似的，序列密码算法和杂凑密码算法也具有相似的特点，即算法的整体结构类似，细分的算子操作基本相同，数据路径相对固定，控制实现也较为简单，对配置信息的重构需求较小。

综上，本申请在分布式的寄存器堆的基础上，在面向密码逻辑阵列局部动态重构的配置电路中还设计了全局配置存储单元400，用于存储配置索引和待重构的配置信息，即为密码逻辑阵列提供非实时性的配置信息。

具体的，所述全局配置存储单元的如图3所示，所述全局配置存储单元包括配置缓存模块401、索引译码模块402和配置索引模块403；

关于所述配置缓存模块401，其数量和类型可以依据用户需求自行选择，例如，在图3所提供的示例中，所述配置缓存模块401的数量为4个，其位宽为32bit，深度为32bit，所述配置缓存模块用于存储可重构计算单元RCPE在运算过程中待重构的配置信息，当所述计算任务发生变化，可重构计算单元需要重构时，由所述配置缓存模块401调取这些待重构的配置信息。

关于配置索引模块403，配置索引模块用于存储配置索引信息，所述存储配置索引信息中存储有存储重构配置的所有目标信息。

关于索引译码模块402，在重构过程中，索引译码模块402通过对配置索引模块中存储的目标信息取出并进行译码后得到待重构配置信息的配置信息地址及目标寄存器地址，基于所述配置信息地址从相应的配置缓存模块中取出重构所需的配置信息，并基于所述目标寄存器地址将该配置信息通过配置接口写入待重构的可重构计算单元对应的目标寄存器中，所述目标寄存器地址即为所述待重构的可重构计算单元对应的目标寄存器的地址，在下一个时钟周期时寄存器堆中被写入的配置信息生效，从而完成了一次动态重构的全过程。

本申请实施例公开的上述方案，能够在单个周期内完成多条配置信息的重配，且配置缓存模块和配置索引模块数量可依据实际密码运算的需求进行扩展，每个配置缓存模块中存储的配置信息支持写入阵列全局的可重构计算单元的配置寄存器堆中，基本能够满足普遍情况下对称密码算法在运输过程中的动态重构需求，充分利用了密码运算的算子操作确定性以及配置信息的可复用性，因而在实现了配置重构的高效性的同时能够很大程度上避免了配置寄存器中冗余的配置信息，降低了存储资源面积消耗。

在本方案中，配置索引信息的设计方式对于密码逻辑阵列的动态重构能力有着直接的影响，得益于密码运算过程中操作的确定性，动态重构操作所需的配置索引均可以在运算开始之前就准备完毕。

配置索引信息的格式如图4所示，所述配置索引信息包含了本次动态重构过程的全部信息，例如，索引标识码字段、配置信息地址字段、寄存器堆地址字段以及寄存器堆重构标识字段。如图4所示的具体示例中，其中高5bit的索引标识码字段以及低16bit的寄存器堆标识字段给出具体的待重构的可重构单元标号，所述译码模块根据所述配置索引信息中的配置信息地址字段确定配置缓存模块401，并从相应的配置缓存模块401中取出运算所需的配置信息，并根据目标寄存器地址字段确定寄存器堆中的寄存器，记为目标寄存器，将该配置信息写入所述目标寄存器中，从而完成一次配置信息的动态重构的过程。

具体的，通过配置索引信息的设计，密码逻辑阵列完成局部动态重构的过程如下：

1)在运算开始前，需要将运算所需的全部配置信息及其配置索引分别写入配置电路中的存储资源(配置缓存模块401以及配置索引模块403)中，即将配置信息存储至配置缓存模块401将配置索引信息存储至所述配置索引模块403；

2)在运算过程中分布式配置页面中的寄存器堆提供可重构计算单元实时运算所需的配置信息，当某个可重构计算单元需要进行动态重构时，在控制逻辑的提前调度下，产生用于进行重构的重构使能信号；

3)由重构使能信号，从配置索引存储器中取出指定的配置索引信息，对所述配置索引信息中包含的各个字段进行寄存一级并译码；

4)根据译码产生与各个字段的字段内容相匹配的相关信号，根据所述相关信号从所述配置缓存模块401中取出目标配置信息并分发至分布式配置页面中对应的寄存器中，下个时钟周期寄存器堆中存储的配置信息完成更新，对应可重构计算单元的相关功能发生改变，阵列中的局部动态重构过程结束。

除了上述各个模块之外，参见图5，所述全局配置存储单元还可以包括：

控制逻辑单元404，用于在某个可重构计算单元需要动态重构时，产生与本次动态重构所适配的控制信号，该控制信号记为重构使能信号；

查表单元405，用于基于所述控制逻辑单元产生的控制信号，根据预先配置的数据(例如映射表，该映射表中存储有控制信号与配置索引使能信号之间的映射关系)产生与所述控制信号适配的配置索引使能信号，所述配置索引模块可以通过该配置索引使能信号确定与之对应的配置索引信息；

所述配置索引模块具体用于：在获取到所述配置索引使能信号时，提取与所述配置索引使能信号相匹配的待重构的配置索引信息，获取该待重构的配置索引信息对应的配置信息地址及寄存器堆地址，基于所述配置索引信息对应的配置信息地址，从与所述配置信息地址相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将取出的配置信息通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。

在本申请另一实施例公开的技术方案中，所述全局配置存储单元还包括：设置在所述配置索引模块以及所述索引译码模块之间的一级寄存器。

上述实施例公开的技术方案中，所述控制逻辑单元主要由基于计数器结构的时序电路和部分组合逻辑电路构成，该控制逻辑单元中的计数器的计数条件可根据不同密码算法进行预配置。控制逻辑单元输出计数值作为查找表单元的输入，即所述控制逻辑单元输出计数值作为与本次动态重构所适配的控制信号，查表单元根据预先配置的数据在部分特定的计数值时产生配置索引使能信号，配置索引使能信号作为配置索引模块的读使能信号从配置索引模块中取出配置索引信息。为匹配运算时序，取出的配置索引模块将通过一级寄存器(图5中得Reg1、Reg2……)后送入所述译码逻辑单元进行译码操作，译码逻辑单元根据上述字段(配置索引信息)生成可重构单元使能信号Index_RCPE(该信号表示对阵列中哪些目标可重构计算单元进行动态重构)、目标寄存器地址信号Index_Addr(该信号表示对目标可重构计算单元对应的分布式配置寄存器堆中哪些寄存器中的配置信息进行更新)及重构信号Reconf_En，该重构信号基于所述配置索引信息中的配置信息地址字段生成。最后重构信号Reconf_En作为数选信号，通过数据选择器，从若干个配置缓存模块的输出中选取重构所需的配置信息Context，将其写入对应的配置寄存器堆中，从而完成对目标配置信息的局部动态重构。

在控制逻辑单元的调度下，每个配置缓存模块中的配置信息均支持写入密码逻辑阵列全局的可重构计算单元的分布式配置页面的寄存器中，同时通过查找表单元和配置索引模块的设计，具有较高的灵活性，可以充分实现大量配置信息的有效复用，在很大程度上避免了配置电路存储资源中出现冗余的配置信息。同时索引中字段编码均保留一定的编码空间，可供阵列中配置页面地址和可重构单元数量的扩展而进行扩展。

在本方案中，所述配置缓存模块、配置索引模块可均采用SRAM结构，全局式配置缓存结构基于SRAM结构的设计，相较于配置页面中的寄存器堆的结构设计，能够尽可能缩减存储资源所引入的面积与功耗开销。全局配置缓存结构和分布式的配置寄存器堆共同构成了阵列内部的配置电路存储资源，利用了密码算法算子操作确定性和配置信息复用性的特点，为不同用途的配置信息设计了不同结构类型的存储单元，在保证高速计算的前提下尽可能缩减了配置存储资源所带来的面积和功耗开销。

综上所述，本发明提出的一种面向密码逻辑阵列局部动态重构的配置电路设计，能够较好在运算过程中实现可重构单元功能的动态重构，同时通过对不同定位的配置信息进行层次化管理，实现了密码处理中配置信息的有效复用，尽可能降低可重构配置信息存储开销和保证一定的动态重构效率之间取得了折中设计。

由上述方案可见，本发明以密码逻辑阵列的硬件结构为出发点，结合密码算法映射实现的特点，构造了一种面向密码逻辑阵列局部动态重构的配置电路，该配置电路的特色在于层次化的配置信息管理模式，能够支持对于配置信息的有效复用，在一定程度上减少了配置存储资源中的冗余配置信息，降低了相关存储资源的面积与功耗开销；与此同时，能够在一个时钟周期内完成数条配置信息的重配，满足普遍情况下密码算法在运算过程中的重构需求，有力支撑了密码算法在阵列上映射的高能效实现。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (5)

1.一种面向密码逻辑阵列局部动态重构的配置电路，其特征在于，包括：

寄存器堆、配置解析电路和可重构计算单元；

所述寄存器堆用于获取并存储配置信息，基于获取到的重构使能信号提取配置信息，并将所述配置信息发送至所述配置解析电路；

所述配置解析电路用于对所述寄存器堆输出的配置信息进行解析，得到配置信号，将所述配置信号发送至所述可重构计算单元；

所述可重构计算单元用于响应所述配置信号；

其中，还包括：

全局配置存储单元，用于存储非实时性的配置信息，所述非实时性的配置信息包括配置索引和待重构的配置信息；

其中，所述全局配置存储单元包括：配置缓存模块、索引译码模块和配置索引模块；

其中，所述全局配置存储单元还包括：

控制逻辑单元，用于产生控制信号，在可重构计算单元需要动态重构时，产生与本次动态重构所适配的控制信号，该控制信号记为重构使能信号；

查表单元，用于基于所述控制逻辑单元产生的控制信号，根据预先配置的数据产生与所述控制信号适配的配置索引使能信号；

所述配置索引模块具体用于：在获取到所述配置索引使能信号时，提取与所述配置索引使能信号相匹配的待重构的配置索引信息，获取该待重构的配置索引信息对应的配置信息地址及寄存器堆地址，基于所述配置索引信息对应的配置信息地址，从相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将其通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。

2.根据权利要求1所述的面向密码逻辑阵列局部动态重构的配置电路，其特征在于，

所述配置缓存模块用于：存储所述可重构计算单元在运算过程中待重构的配置信息；

所述配置索引模块用于：存储配置索引信息，所述配置索引信息存储有所述配置缓存模块中的重构过程中对应的目标信息，所述目标信息包括待重构的配置信息的配置信息地址以及所述待重构的配置信息对应的寄存器地址；

所述索引译码模块用于：通过对所述配置索引模块中存储的信息取出并进行译码后得到所述待重构的配置信息对应的地址及寄存器堆地址，基于所述配置信息对应的地址，从相应的配置缓存模块中取出重构所需的配置信息，并基于所述寄存器堆地址将其通过配置接口写入待重构的可重构计算单元对应的寄存器堆中。

3.根据权利要求2所述的面向密码逻辑阵列局部动态重构的配置电路，其特征在于，所述配置索引信息包括：索引标识码字段、配置信息地址字段、寄存器堆地址字段以及寄存器堆重构标识字段。

4.根据权利要求2所述的面向密码逻辑阵列局部动态重构的配置电路，其特征在于，所述全局配置存储单元还包括：

设置在所述配置索引模块以及所述索引译码模块之间的一级寄存器。

5.根据权利要求2所述的面向密码逻辑阵列局部动态重构的配置电路，其特征在于：

所述配置缓存模块和配置索引模块采用SRAM结构。

Images