CN112599164A - 存储器阵列、静态随机存取存储器单元及其方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 230000003068 static effect Effects 0.000 title claims abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 191
- 229920005591 polysilicon Polymers 0.000 claims abstract description 179
- 230000000295 complement effect Effects 0.000 claims abstract description 59
- 230000005669 field effect Effects 0.000 claims abstract description 13
- 239000002184 metal Substances 0.000 claims description 143
- 238000009792 diffusion process Methods 0.000 claims description 6
- 238000003491 array Methods 0.000 abstract description 6
- 210000004027 cell Anatomy 0.000 description 228
- 239000010410 layer Substances 0.000 description 151
- 238000010586 diagram Methods 0.000 description 23
- 239000004065 semiconductor Substances 0.000 description 20
- 102100040678 Programmed cell death protein 1 Human genes 0.000 description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 230000002093 peripheral effect Effects 0.000 description 9
- 238000005520 cutting process Methods 0.000 description 5
- 238000002955 isolation Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 3
- 150000004706 metal oxides Chemical class 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 210000003850 cellular structure Anatomy 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 101710089372 Programmed cell death protein 1 Proteins 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- -1 etc. Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000007670 refining Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B10/00—Static random access memory [SRAM] devices
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- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/18—Bit line organisation; Bit line lay-out
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- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/14—Word line organisation; Word line lay-out
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
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- G—PHYSICS
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- G11C—STATIC STORES
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Abstract
静态随机存取存储器(SRAM)单元包括四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构,架构包括第一位单元和第二位单元。SRAM单元包括第一位线和第一互补位线,其中第一位线和第一互补位线被SRAM单元的第一位单元和第二位单元共享。SRAM单元包括连接至第一位单元的第一字线和连接至第二位单元的第二字线。本发明的实施例还涉及存储器阵列、静态随机存取存储器单元及其方法。
Description
技术领域
本发明的实施例涉及存储器阵列、静态随机存取存储器单元及其方法。
背景技术
集成电路存储器的一种常见类型是静态随机存取存储器(SRAM)器件。典型的SRAM存储器器件具有存储器单元或“位单元”的阵列。在一些示例中,每个存储器单元使用连接在较高参考电位和较低参考电位(通常为地)之间的六个晶体管,从而两个存储节点中的一个可以被要存储的信息占据,互补的信息存储在另一个节点上存储节点处。SRAM单元中的每个位存储在四个晶体管上,四个晶体管形成两个交叉耦合的反相器。其他的两个晶体管连接到存储器单元字线,以通过选择性地将单元连接到其位线来控制在读写操作期间对存储器单元的存取。鳍式场效应晶体管(FinFET)SRAM单元的晶体管包括具有源极/漏极(S/D)接触件的有源半导体鳍结构,源极/漏极(S/D)接触件在连接到鳍的多晶硅栅极结构的两侧上连接到鳍结构。通常,在制造两接触式多晶硅节距(2Cpp)FinFET架构时,添加某些共享接触件并且切割/细化鳍结构的工艺步骤是必要的。四接触式多晶硅节距(4Cpp)FinFET架构的第一金属层(M0)通常很拥挤,并且需要额外的工艺步骤以正确布线金属迹线。
发明内容
本发明的实施例提供了一种静态随机存取存储器(SRAM)单元,包括:四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构,包括第一位单元和第二位单元;第一位线和第一互补位线,其中,静态随机存取存储器单元的第一位单元和第二位单元共享第一位线和第一互补位线;第一字线,连接至第一位单元;以及第二字线,连接至第二位单元。
本发明的另一实施例提供了一种形成静态随机存取存储器(SRAM)单元的方法,包括:形成包括第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构;将第一位线连接至第一位单元和第二位单元中的每个;将第一互补位线连接至第一位单元和第二位单元中的每个;将第一字线连接至第一位单元;以及将第二字线连接至第二位单元。
本发明的又一实施例提供了一种存储器阵列,包括:以多个行和列布置的多个存储器单元,多个存储器单元中的每个都包括包括第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构;多个互补位线对,其中,存储器阵列的第一行中的多个存储器单元中的每个的第一位单元和第二位单元中的每个共享第一互补位线对,并且存储器阵列的第二行中的多个存储器单元中的每个的第一位单元和第二位单元中的每个共享第二互补位线对。
附图说明
当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该强调,根据工业中的标准实践,各个部件未按比例绘制并且仅用于说明的目的。实际上,为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。另外,附图是说明性的作为本发明的实施例的示例,无意于进行限制。
图1是示出根据一些实施例的存储器阵列的示例的框图。
图2是示出根据一些实施例的示例性6T存储器单元的电路图。
图3是示出根据一些实施例的示例性半导体结构的截面的框图。
图4是示出根据一些实施例的示例性互连金属层结构的框图。
图5是示出根据一些实施例的示例性互连金属层结构的截面的框图。
图6是示出根据一些实施例的示例性半导体结构的截面的框图。
图7是示出根据一些实施例的示例性4Cpp FinFET SRAM单元单位的布局图。
图8是示出根据一些实施例的示例性4Cpp FinFET SRAM单元的电路图。
图9是说明根据一些实施例的存储器单元单位的阵列的示例性阵列的框图。
图10是说明根据一些实施例的存储器单元单位的阵列的另一示例性阵列的框图。
图11是示出根据一些实施例的示例性4Cpp FinFET SRAM单元单位的布局图。
图12是根据一些实施例的形成4Cpp FinFET SRAM单元单位的示例性方法。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如,在以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实施例。如本文使用的,在第二部件上形成第一部件是指形成与第二部件直接接触的第一部件。此外,本发明可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外,为了便于描述,本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语,以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外,空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位),并且在本文中使用的空间关系描述符可以同样地作相应地解释。
静态随机存取存储器(SRAM)器件具有存储器单元阵列,存储器单元阵列包括使用鳍式场效应晶体管(FinFET)架构形成的晶体管。例如,多晶硅结构可以连接到在隔离材料上方延伸的半导体鳍。多晶硅结构用作FinFET晶体管的栅极,使得施加到多晶硅结构的电压确定在多晶硅结构的相对侧上连接到鳍的源/漏(S/D)接触件之间的电子流。FinFET晶体管的阈值电压是使得晶体管被认为是“导通”的最小电压,从而明显的电流可以在S/D接触件之间流动。在形成SRAM单元时使用的沿着鳍的长度与鳍接触的多晶硅结构的数量可以被认为是SRAM单元沿着一维的“节距”(通常称为“接触式多晶硅节距”或Cpp),并且至少部分地确定SRAM器件的密度。例如,四接触式多晶硅节距(4Cpp)SRAM单元包括两个传输门晶体管、两个PMOS晶体管和两个NMOS晶体管,所有晶体管使用多个鳍形成,鳍具有沿其长度连接至鳍的四个多晶硅结构并且具有在至少一些多晶硅结构之间连接到鳍的S/D接触件。
在典型的2Cpp FinFET SRAM架构制造中,需要切割每个单元中的部分鳍的工艺步骤是必要的以形成6T SRAM单元。另外,在形成阵列中的每个单元的第一组接触件之后,需要附加的工艺步骤以形成某些共享接触件,共享接触件将形成存储器单元的第一反相器的第一对上拉/下拉晶体管的栅极连接至形成存储器单元的第二反相器的第二对晶体管的源极/漏极,以形成交叉耦合的6T单元。这些共享接触件需要进行后续的工艺步骤,因为它们从源极/漏极接触件在正交方向上连接单元组件,例如鳍、多晶硅和接触件。
替代的FinFET SRAM架构是4Cpp架构,它不需要在每个单元中切割鳍的部分,也不需要要进行后续工艺步骤的共享接触件。但是,典型的4Cpp架构会导致拥挤的金属层设计,例如,位线和互补位线在相同的轨上运行以及需要布线设计解决方案和额外的工艺步骤以在金属层中实现这些解决方案。
在本文公开的一些实施例中,提供了一种4Cpp FinFET SRAM架构,不需要在每个单元中切割鳍的部分,不需要共享接触件,并且简化了展现出的金属层布线。在一些实施例中,4Cpp单元由两个4Cpp位单元组成,两个4Cpp位单元共享位线和互补位线。
图1是示出根据一些实施例的存储器阵列10的示例的框图。图1示出了具有多个存储器单元100或位单元100的存储器阵列10。一个或多个外围电路(未示出)可以位于存储器阵列10外围或内部的一个或多个区域处。存储器单元100和外围电路可以通过互补位线BL和BLB耦合,并且数据可以通过互补位线BL和BLB从存储器单元100读取和写入存储器单元100。
图2是示出根据一些实施例的示例性存储器单元100的电路图。存储器单元100包括但不限于六晶体管(6T)SRAM结构。在一些实施例中,可以使用多于或少于六个的晶体管来实施存储器单元100。例如,在一些实施例中,存储器单元100可以使用4T、8T或10T SRAM结构,并且在其他实施例中可以包括类似存储器的位单元或构建单位(buiding unit)。存储器单元100包括由NMOS/PMOS晶体管对PU0和PD0(例如上拉0和下拉0)形成的第一反相器。存储器单元100还包括由NMOS/PMOS晶体管对PU1和PD1形成的第二反相器、以及存取晶体管/传输门PG0和PG1。晶体管PD0、PD1、PG0和PG1包括n型金属氧化物半导体(NMOS)晶体管,并且晶体管PU0和PU1包括p型金属氧化物半导体(PMOS)晶体管。
将功率提供给每个反相器,例如,每个晶体管PU0和PU1的第一端子耦合至电源VDD,而每个晶体管PD0和PD1的第一端子耦合至参考电压VSS,例如地。数据的位以节点Q处的电压电平被存储在存储器单元100中,并且可以通过电路经由位线BL读取。对节点Q的存取通过传输门晶体管PG1来控制。节点Qbar存储Q处值的互补,例如如果Q为“高”,则Qbar将为“低”,并且由传输门晶体管PG0控制对Qbar的存取。
传输门晶体管PG0的栅极耦合至字线WL。传输门晶体管PG0的第一源极/漏极(S/D)端子耦合到位线BL,并且传输门晶体管PG0的第二S/D端子耦合到节点Q处的晶体管PU1和PD1的第二端子。
类似地,传输门晶体管PG1的栅极耦合至字线WL。传输门晶体管PG1的第一S/D端子耦合至互补位线BLB,并且传输门晶体管PG1的第二S/D第一端子耦合至节点Qbar处的晶体管PU0和PD0的第二端子。
图3是示出根据一些实施例的示例半导体结构的截面的框图。在X轴和Z轴方向上示出结构20,而Y轴方向与图3中所示的截面平面正交。结构20包括基础层110和互连层120。
通常,基础层110包括半导体衬底,该半导体衬底又包括多晶硅区域(例如,在本公开整个说明书中也称为“多晶硅”)、扩散区域、半导体阱(例如,N阱、P阱、深N阱、深P阱)等,其中形成了半导体器件(例如,晶体管,二极管等)。互连层120包括N(例如,整数)个导电层(例如,金属层M1至金属层MN),导电层用于互连互连层120中的层内的器件并且用于形成与外部器件等的电连接。互连层120通常包括通孔、层间介电材料、钝化层、接合焊盘、封装资源等。互连层120中的每个金属(例如导电)层M通常称为金属一、金属二、金属三(M1、M2、M3等)层等。各种金属层M之间是用于绝缘金属层M的介电材料(例如高K、低K材料等)130。基础层110和互连层120通常分别被称为前端结构和后端结构,因为它们分别是半导体制造工艺中的“前端制程”(FEOL)和“后端制程”(BEOL)。在一些实施例中,使用基础层110和金属层M中的一个或多个来构建包括存储器单元、锁存器和触发器的存储器或存储元件。
图4是示出根据一些实施例的示例性互连金属层结构200的框图。金属层结构200包括多个导电层M(例如,M1、M2、M3等)。在所示的实施例中,金属层结构200仅示出了两层(例如,M2和M3),并且图5所示的实施例和在下面进一步描述的金属层结构200的截面图具有四层(例如,M1、M2、M3和M4)。图4和图5中所示的层数是用于说明的,并且具有不同层数(例如1层到N层)的金属层结构200在所公开的实施例的范围内。
在图4所示的实施例中,每个金属层M包括多个金属条MB,例如,层M2中的金属条MB21、MB22和MB23以及层M3中的金属条MB31、MB32、MB33。在一些实施例中,金属条的形状是圆柱形或其他形状,并且可以是任何截面形状。在所示的实施例中,层M中的每个金属条MB基本上彼此平行。在所示的实施例中,每个金属层M2和M3包括三个金属条MB,但是,每个金属层M具有不同数量的金属条MB的构造在所公开的实施例的范围内。在一些实施例中,第一组金属条MB(例如,金属层M1、M3、M5等中的金属条MB)在第一方向(例如,X轴方向)上延伸,而第二组金属条MB(例如,在金属层M2、M4、M6等中)在第二方向(例如,Y轴方向)上延伸,其中X轴方向垂直于Y轴方向。其中所有条MB在一个方向(例如,X轴方向,Y轴方向或任何其他实用的方向)或方向的组合(包括非垂直方向)上延伸的不同构造在所公开的实施例的范围内。在图4所示的实施例中,每个金属条MB具有宽度Wbar。在一些实施例中,所有宽度Wbar具有相同的尺寸,但是所公开的实施例不限于这种构造。取决于设计选择,宽度Wbar可以具有不同的尺寸(例如,一个宽度Wbar可以比另一个宽度短/大)。两个相邻的金属条MB间隔开或者通过例如距离D的距离分离。在一些实施例中,选择距离D以满足两个金属条MB之间的最小间距要求,以在这两个条之间形成电容。在一些实施例中,金属层结构200中的所有距离D具有相同的尺寸,但是所公开的实施例不限于这种构造。即,距离D可以具有不同的尺寸(例如,一个距离D可以比另一距离短/长)。取决于工艺技术层M中的金属条MB的厚度与层M的厚度成比例,并且不同组的层M可以具有不同的厚度。例如,第一组金属层M(例如,Mx)可以具有第一厚度,第二组金属层M(例如,My)可以具有第二厚度,以及第三组金属层(例如,Mz)可具有第三厚度等,其中第一厚度、第二厚度和第三厚度不同。在所示的实施例中,金属层结构200具有宽度W和长度L。
图5是示出根据一些实施例的示例性互连金属层结构200的截面的框图。在所示的实施例中,金属层结构200包括金属层M1和M3以及金属层M2和M4,金属层M1和M3具有平行于X轴取向的金属条MB,例如,金属迹线、导线、导体等,金属层M2和M4具有平行于Y轴并正交于M1和M3金属条取向的金属条MB。在所示的实施例中,通过介电材料130将金属层M分离。
图6是示出根据一些实施例的示例性半导体结构300的截面的框图。所示的实施例包括包括半导体结构的FEOL层和包括互连金属层结构的BEOL层。
在所示的实施例中,FEOL层示出了传输门FinFET晶体管310。FinFET晶体管310包括半导体衬底、鳍、隔离区、例如多晶硅的多晶硅结构、连接到鳍的导电接触件S和D、和连接到多晶硅结构的导电接触件G。在所示的实施例中,电流的传导路径是鳍(鳍也可以称为扩散区域或氧化物扩散区域)。多晶硅结构用作栅极,以允许电流从S(例如,源极)接触件到D(例如,漏极)接触件在鳍中流动。例如,对于S接触件和D接触件之间的电势,取决于施加到多晶硅结构的电压,电流可以从S到D在鳍中流动。如果将小于阈值电压的电压施加到多晶硅,则相当大的电流不能从S接触件到D接触件在鳍中流动,并且晶体管310处于“截止”状态。如果将大于或等于阈值电压的电压施加到多晶硅,则相当大的电流经由鳍从S流向D,并且晶体管310“导通”。在一些实施例中,S接触件、D接触件和G接触件在FEOL层中的多个鳍和多晶硅结构之间形成连接,从而连接一个或多个晶体管的源极、漏极和栅极。在一些实施例中,晶体管310的源极、漏极和栅极连接至BEOL层中的互连金属层结构。例如,通常晶体管310的栅极连接到字线,字线是BEOL层中的互连金属结构的一个层中的一个金属条,并且传输门晶体管310的S/D接触件将类似地连接到互补位线BL和BLB,互补位线BL和BLB是BEOL层中的一个或多个金属层中的其他金属条。在一些实施例中,BEOL层用于将晶体管310连接到例如用于读取/写入操作的外围电路。在所示的实施例中,D接触件和G接触件使用通孔连接到BEOL层中的金属条。例如,通孔1在D接触件到位于FEOL层上方的第一金属层M1中的金属条(例如,位线)之间形成连接。在所示的实施例中,单独的通孔1将G接触件连接到M1层中的导电着落焊盘,并且通孔2将导电着落焊盘连接到M2层中的金属条,例如字线。在一些实施例中,M1层中的导电着落焊盘可以由已经在其金属层的平面中被切割或断开的金属条形成。例如,导电着落焊盘可以由诸如图5中所示的金属条MB11的金属条形成,其中在MB11上方的金属层中的MB22金属条任一侧上的D对应的位置中沿其X轴方向的长度,MB11已经被切割或断开,从而形成了导电隔离的短金属条或焊盘。
图7是示出根据一些实施例的示例4Cpp FinFET SRAM单元单位400的布局图。4CppFinFET SRAM单元单位400包括第一4Cpp存储器位单元(例如,位单元410)和第二位单元450。图7所示的实施例还包括第一金属层中的金属线(例如如图5中所示的M1)和第二金属层中的金属线(例如如图5中所示的M2)。在所示的实施例中,第一位单元410和第二位单元450中的每一个形成6T SRAM存储器单元,例如以上关于图2示出和描述的存储器单元100,包括晶体管PG0、PU0、PD0、PG1、PU1和PD1。
在所示的实施例中,第一位单元410包括鳍412和414、多晶硅结构422、424、426和428、以及S/D接触件432、434和436。第一位单元410还包括将FEOL层中的第一位单元410的组件连接到导线或迹线的位于BEOL层中的通孔441-448,例如金属条。在所示的实施例中,鳍412和414沿第一方向(例如,如图7所示的X轴方向)具有较长的尺寸(例如,长度),并且在例如Y轴方向的第二方向上彼此分开。多晶硅结构422-428和S/D接触件432-436沿第二方向(例如,如图7所示的Y轴方向)具有较长的尺寸(例如,长度),并且在例如X轴方向的第一方向上彼此分离。在一些实施例中,鳍、多晶硅和S/D接触件的长度具有的长度不是其最长尺寸,例如,鳍、多晶硅和S/D接触件可以具有正方形、椭圆形、圆形或任何其他形状。
在所示的实施例中,在第一金属层M1中的VDD线上提供功率,并且通过通孔441将功率连接到第一位单元410的PU0和PU1的S/D接触件434。S/D接触件434在多晶硅结构424旁边但不与其接触地连接到鳍412。多晶硅424也连接到鳍412。S/D接触件432例如在负X轴方向上与S/D接触件434在多晶硅的相对侧上并在多晶硅424旁边但不与多晶硅424接触地连接到鳍412。S/D接触件434、鳍412、多晶硅424和S/D接触件432形成PU0晶体管,PU0晶体管具有作为源极和漏极的S/D接触件434和432以及作为栅极的多晶硅424。PU1晶体管由均连接到鳍412的S/D接触件434、436和多晶硅426形成,S/D接触件436与S/D接触件434在多晶硅426的旁边但不与多晶硅426接触并且在多晶硅426的相对侧S/D接触件434。
在所示的实施例中,S/D接触件432和436在例如沿负Y轴方向的第二方向上从鳍412延伸并连接到鳍414。多晶硅结构424和426类似地在第二方向上延伸并连接到鳍414。在所示的实施例中,第二方向大体上正交于第一方向,并且S/D接触件432、436和多晶硅424和426重复其在鳍414上的放置,与鳍412一样,即,S/D接触件432、多晶硅424、多晶硅426和S/D接触件436在正X轴方向。在所示的实施例中,S/D接触件404连接到多晶硅424和多晶硅426之间的鳍414,并且通过通孔494连接到M1金属层中的VSS。S/D接触件432、鳍414、多晶硅424、S/D接触件404形成PD0晶体管,其中S/D接触件432和404作为源极和漏极并且多晶硅424作为栅极。类似地,沿着鳍414在X轴正方向上,PD1晶体管由均连接到鳍414的S/D接触件404、多晶硅426和S/D接触件436形成。在所示的实施例中,PD0和PD1晶体管共享S/D接触件404,从而连接到M1层中的参考电压VSS,例如地。多晶硅424是PU0和PD0晶体管的栅极,因此连接PU0和PD0晶体管的栅极,如图2所示。类似地,多晶硅426是PU1和PD1晶体管的栅极。因此,连接PU1和PD1晶体管的栅极,如图2所示。
在所示的实施例中,多晶硅422连接到S/D接触件432和402之间的鳍414,每个S/D接触件432和402也连接到鳍414,从而形成传输门晶体管PG0。S/D接触件402通过通孔492连接到M1金属层中的位线BL,从而将晶体管PG0的源极/漏极端子连接到位线BL。类似地,多晶硅428连接到S/D接触436和406之间的鳍414,每个S/D接触436和406也连接到鳍414,从而形成传输门晶体管PG1。S/D接触件406通过通孔496连接到M1金属层中的互补位线BLB,从而将晶体管PG1的源极/漏极端子连接到互补位线BLB。
在所示的实施例中,多晶硅426通过M1层中的导电线连接到S/D接触件432。在所示示例中,通过通孔443将多晶硅426连接到M1层中的导电线,并且通过通孔442将S/D接触件432连接到M1层中的导电线,来进行这种连接。如图2所示,这样PU1和PD1晶体管的栅极连接到节点Q处的每个PU0、PD0和PG0晶体管的S/D端子。类似地,多晶硅424通过M1层中的导电线连接到S/D接触件436。在所示示例中,通过通孔447将多晶硅424连接到M1层中的导电线,并且通过通孔448将S/D接触件436连接到M1层中的导电线,来进行这种连接。如图2所示,这样PU0和PD0晶体管的栅极在互补节点Qbar处连接到每个PU1、PD1和PG1晶体管的S/D端子。
在所示的实施例中,例如PG0和PG1晶体管的栅极的多晶硅422和多晶硅428通过M1层中的导电线连接。在所示的示例中,通过将多晶硅422通过通孔444连接到M1层中的导电线,并将多晶硅428通过通孔446连接到M1层中的导电线,来进行这种连接。M1层中的导电线通过通孔445连接到M2层中的导电线,例如子线WL0。因此,在所示的实施例中,如图2所示,PG0和PG1晶体管的栅极都连接到字线WL0。在所示的实施例中,连接PG0和PG1的栅极的第一金属层M1中的导电线具有与第二金属层M2中的导电线(例如字线WL0)正交的长度尺寸。
在所示的实施例中,第二位单元450包括鳍452和454、多晶硅结构462、464、466和468以及S/D接触件472、474和476。第一位单元410还包括通孔481-488,通孔481-488将FEOL层中的第二位单元450的组件连接到BEOL层中的导电线或迹线,例如金属条。在所示的实施例中,鳍452和454沿第一方向(例如,如图7所示的X轴方向)具有较长的尺寸(例如,长度),并且在第二方向上(例如,Y轴方向)彼此分离。多晶硅结构462-468和S/D接触472-476沿第二方向(例如,如图7所示的Y轴方向)具有较长的尺寸(例如,长度),并且在第一方向(例如,X轴方向)上彼此分离。在一些实施例中,鳍、多晶硅和S/D接触件的长度不是其最长尺寸,例如,鳍、多晶硅和S/D接触件可以具有正方形、椭圆形、圆形或任何其他形状。
在所示的实施例中,在第一金属层M1中的VDD线上提供功率,并且通过通孔481将功率连接到第二位单元450的PU0和PU1的S/D接触件474。/D接触件474在多晶硅结构464旁边但不与其接触地连接到鳍452。多晶硅464也连接到鳍452。S/D接触件472在负X轴方向上与S/D接触件474在多晶硅464的相对侧上并在多晶硅464旁边但不与多晶硅464接触地连接到鳍452。S/D接触件474、鳍452、多晶硅464和S/D接触件472形成PU0晶体管,PU0晶体管具有作为源极和漏极的S/D接触件474和472以及作为栅极的多晶硅464。PU1晶体管由均连接到鳍452的S/D接触件474、476以及多晶硅466形成,其中S/D接触件476与S/D接触件474在多晶硅466旁边但不与多晶硅466接触并且在多晶硅466的相对侧上。
在所示的实施例中,S/D接触件472和476在例如负Y轴方向的第二方向上从鳍452延伸并连接到鳍454。多晶硅结构464和466类似地在第二Y方向上延伸并连接到鳍454。在所示的实施例中,第二方向大体上正交于第一方向,并且多晶硅结构464和466类似地在第二方向上延伸并连接到鳍454。S/D接触件472、476和多晶硅464和466重复其在鳍454上的放置,与鳍452一样,即S/D接触件472、多晶硅464、多晶硅466和S/D接触件476在正X轴方向上。在所示的实施例中,S/D接触件404在负Y轴方向上从鳍414延伸并连接到多晶硅464和多晶硅466之间的鳍454,并且如上所述通过通孔494连接到M1金属层中的VSS。这样,第一位单元410和第二位单元“共享”S/D接触件404。S/D接触件472、鳍454、多晶硅464和S/D接触件404起形成PD0晶体管,PD0晶体管具有作为源极和漏极的S/D接触件472和404以及作为栅极的多晶硅464。类似地,沿着鳍454在正X轴方向上,PD1晶体管由均连接到鳍454的S/D接触件404、多晶硅466和S/D接触件476形成。如图所示,PD0和PD1晶体管共享S/D接触件404,从而连接到M1层中的参考电压VSS,例如地。多晶硅464是PU0和PD0晶体管的栅极,因此如图2所示,连接PU0和PD0晶体管的栅极。类似地,多晶硅466是PU1和PD1晶体管的栅极,因此如图2所示,连接PU1和PD1晶体管的栅极。
在所示的实施例中,多晶硅462连接到S/D接触件472和402之间的鳍454,每个S/D接触件472和402也连接到鳍454,从而形成传输门晶体管PG0。在所示的实施例中,如上所述,S/D接触件402从鳍414在负Y轴方向上延伸并连接到鳍454,并通过通孔492连接到M1金属层中的位线BL。从而将晶体管PG0的源极/漏极端子连接到位线BL。这样,第一位单元410和第二位单元“共享”S/D接触件402,并且还共享位线BL。类似地,多晶硅468连接到S/D接触件476和406之间的鳍454,每个S/D接触件476和406也连接到鳍414,从而形成传输门晶体管PG1。在所示的实施例中,如上所述,S/D接触件406从鳍414在负Y轴方向上延伸并连接到鳍454,并通过通孔496连接到M1金属层中的互补位线BLB,从而将晶体管PG1的源极/漏极端子连接到互补位线BLB。这样,第一位单元410和第二位单元“共享”S/D接触件406,并且还共享互补位线BLB。
在所示的实施例中,多晶硅464通过M1层中的导电线连接到S/D接触件476。在所示示例中,通过通孔483将多晶硅464连接到M1层中的导电线,并且通过通孔482将S/D接触件476连接到M1层中的导电线,来进行这种连接。如图2所示,PU0和PD0晶体管的栅极连接到节点Qbar处的PU1、PD1和PG1晶体管的S/D端子。类似地,多晶硅466通过M1层中的导电线连接到S/D接触件472。在所示的示例中,通过通孔487将多晶硅466连接到M1层中的导电线,并且通过通孔488将S/D接触件472连接到M1层中的导电线,来进行这种连接。如图2所示,这样PU1和PD1晶体管的栅极在节点Q处连接到每个PU0、PD0和PG0晶体管的S/D端子。
在所示的实施例中,例如PG0和PG1晶体管的栅极的多晶硅462和多晶硅468通过M1层中的导电线连接。在所示的示例中,通过通孔484将多晶硅462连接到M1层中的导电线,并通孔486将多晶硅468连接到M1层中的导电线,来进行这种连接。M1层中的导电线通过通孔485连接到M2层中的导电线,例如字线WL0。因此,在所示的实施例中,PG0和PG1晶体管的栅极都连接到字线WL1。在所示的实施例中,连接PG0和PG1的栅极的第一金属层M1中的导电线与第二金属层M2中的导线(例如字线WL1)具有正交的长度尺寸。
如上所述,在图7所示的示例中,S/D接触件402、404和406在4Cpp FinFET SRAM单元单位400的第一位单元420和第二位单元450之间共享。这样,S/D接触件402、404和404可以被视为第一位单元410和第二位单元450的部分。在一些实施例中,不需要额外的或后续的工艺步骤来形成共享S/D接触件402、404和406。
在图7所示的示例中,位线BL和互补位线BLB位于不同的“轨”中,例如同一金属层M1中的不同的线,减少了BEOL金属层中的拥挤。例如,在图4和图5所示的图示中,在一些实施例中,位线BL对应于金属条MB11,并且互补位线BLB对应于金属条MB21。在一些实施例中,4Cpp FinFET SRAM单元单位400不需要切割鳍结构或区域。在一些实施例中,4Cpp FinFETSRAM单元单位400不需要某些共享接触件,例如需要后续的工艺步骤的共享接触件,因为它们在与源极/漏极接触件正交的方向上连接单元组件,例如,鳍、多晶硅和S/D接触件。
图8是示出根据一些实施例的示例4Cpp FinFET SRAM单元单位400的电路图。图8中所示的示例通常对应于图2中所示的两个6T SRAM单元,其布置成连接至诸如存储器阵列10的存储器阵列的行或列中的相同位线BL和互补位线BLB。在所示的示例中,4Cpp FinFETSRAM单元单位400包括第一位单元410和第二位单元450。图8所示的示例表示图7所示的FinFET布局结构的电路图。在所示的示例中,共享连接点492将第一位单元410和第二位单元450连接到位线BL,如图7所示。类似地,共享连接点496将第一位单元410和第二位单元450连接到图7所示的互补位线BLB。
图9是说明根据一些实施例的存储器单元单位的阵列的示例阵列600的框图。阵列600包括以3×3网格图案布置的九个存储器单元400。在所示的示例中,存储器单元400对应于4Cpp FinFET SRAM单元单位400。图9所示的示例示出了使用4Cpp FinFET SRAM架构的存储器阵列器件的一种示例性字线和互补位线布置,例如4Cpp FinFET SRAM单元单位400。
在所示的实施例中,通过通孔492进行位单元410和450到位线BL的连接,通孔492连接到共享S/D接触件402,共享S/D接触件402是位单元410和450的两个传输门PG0晶体管共享S/D接触件。类似地,通过通孔496进行位单元410和450到互补位线BLB的连接,通孔496连接到共享S/D接触件406,共享S/D接触件406是位单元410和450的两个传输门PG1晶体管的共享S/D接触件。
在所示的示例中,列中的每个位单元410的字线被共享,并且列中的每个位单元450的字线被共享。例如,列C中的位单元410的PG0和PG1晶体管的每个栅极连接到WL1,列C中的位单元450的PG0和PG1晶体管的每个栅极连接到WL0。类似地,在所示的示例中,列B中的位单元410连接到WL3,列B中的位单元450连接到WL2,列A中的位单元410连接到WL5,列A中的位单元450连接到WL4。在所示的实施例中,相对于列中的每个位单元以每隔一个的方式连接到相邻字线而言,字线布置是“每隔一个”或“奇偶”布置。例如,列C中的所有位单元410都连接到“奇”字线WL1,列C中的所有位单元450都连接到“偶”字线WL0。在所示的实施例中,列A和B中的位单元410类似地分别全部连接到“奇”字线WL5和WL3,并且列A和B中的位单元450类似地分别全部连接到“偶”字线WL4和WL2。
图10是说明根据一些实施例的存储器单元单位的阵列的另一示例阵列700的框图。图10所示的示例表示了图9所示的另一种字线连接布置。
在所示的实施例中,相对于第一4Cpp FinFET SRAM单元单位400的第一位单元410连接到与同一列中的相邻4Cpp FinFET SRAM单元单位400的单元450相同的字线而言,字线布置是“奇、偶、偶”布置。例如,在所示的实施例中,行1和列C中的单元单位400的第一位单元410连接到与行2和列C中的单元单位400的第二位单元450相同的字线WL1。行2和列C中的单元单位400的第一位单元连接到与行3和列C中的单元单位400的第二位单元450相同的字线WL0,并且图案以字线连接重复每两个位单元在WL0和WL1之间切换,位单元在相邻的单元单位400中。
图11是示出根据一些实施例的示例性4Cpp FinFET SRAM单元单位800的布局图。在所示的示例中,4Cpp FinFET SRAM单元单位800包括连续的氧化物定义边缘(CPODE)图案802、804、806和808。
在一些实施例中,当通过各种技术节点按比例缩小诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件时,器件布局和隔离挑战了器件封装密度和器件性能。为了避免相邻器件(单元)之间的泄漏,标准单元布局采用形成在氧化硅定义(OD)区域的边缘(例如硅衬底)上的伪多晶硅段。FinFET中的鳍,即OD边缘上的多晶硅(PODE)。PODE有助于实现更好的器件性能和更好的多晶硅轮廓控制。鳍隔离结构在半导体鳍中具有气隙以分隔两个相邻的单元,并且介电覆盖层覆盖气隙的顶部以用于诸如金属着落的后续工艺。气隙的介电常数非常低,并且是出色的电隔离件。因为气隙形成在半导体鳍内,所以不需要额外的面积来形成鳍隔离结构,因此可以缩小器件尺寸。
在一些实施例中,PODE结构形成在标准单元100的边缘上,并用于在工艺期间保护半导体鳍的端部。也就是说,PODE多晶硅结构没有作为MOS器件的栅极电连接,而是作为“伪”结构,在电路中不起作用。PODE结构覆盖并保护单元中鳍的端部,从而在工艺期间提供附加的可靠性。
在一些实施例中,CPODE图案或PODE图案用于通过去除伪材料以及伪材料下方的半导体本体的部分甚至绝缘部件的部分,来形成沟槽。通过用介电材料填充沟槽来形成介电结构,并且对于CPODE图案或PODE图案不需要额外的掩模。在一些实施例中,与在器件的其他部分(例如电容器)中形成其他CPODE结构同时形成介电结构。与同时形成其他CPODE结构同时形成介电结构有助于避免需要额外的掩模并降低生产成本。与其他方法相比,通过使用CPODE或PODE图案,减小了单元之间的耦合导致的噪声增加、信号延迟、逻辑错误和集成电路故障,因为由于非导电材料而使得噪声耦合路径被切断。
在一些实施例中,可以形成双端口(DP)4Cpp FinFET SRAM单元单位。例如,4CppFinFET SRAM单元单位400的第一和第二位单元410和450中的每个可以包括连接到第二位线BL-2和第二互补位线BLB-2的两个附加的传输门晶体管。在一些实施例中,第二组互补位线BL-2和BLB-2可以连接到不同的外围电路,从而将至少两个外围电路连接到数据线,以存取存储在其中的数据,并且涉及在一些实施例中,对位单元410和450的双端口存取允许存储器件10更快的读写速度。在一些实施例中,双单元中的两个附加的传输门晶体管。端口4Cpp FinFET SRAM单元单位的栅极可以连接到第二组字线,例如WL0-2和WL1-2。与第二组互补位线相似,第二组字线可以连接到不同的外围电路,从而允许至少两个外围电路存取每个位单元410和450中的数据,并允许至少两个外围电路电路存取涉及位单元410和450的读写操作。在一些实施例中,双端口位线和连接可以在第一和第二位单元410和450之间共享。
图12是根据一些实施例的形成4Cpp FinFET SRAM单元单位的示例性方法1000。方法1000在步骤1002开始,其中在第一和第二位单元中形成多晶硅结构。例如,多晶硅422、424、426和428形成为与第一位单元410中的两个鳍412和414接触,并且多晶硅462、464、466和468形成为与两个鳍452和424接触。如上面关于图7所图示和描述的,第二位单元450中具有鳍454。在步骤1004处,在多晶硅之间形成S/D接触件,并与第一和第二位单元中的鳍接触。例如,S/D接触件432、434和436形成为跨过鳍412和414并与鳍412和414接触,并且如上面关于图7所示和所描述的布置在多晶硅422、424、426和428之间。类似地,S/D接触件472、474和476跨过鳍452和454形成并与鳍452和454接触,并且如上面关于图7所示和所描述的布置在多晶硅462、464、466和468之间。在步骤1006处,S/D接触件形成在第一和第二位单元的鳍上并与鳍接触,并且至少被第一和第二位单元的传输门晶体管共享。例如,S/D接触件402、404和406形成为横跨鳍412和452并与鳍412和452接触,其中S/D接触件402由第一和第二位单元的PG0晶体管共享,并且第一和第二位单元的PG1晶体管共享S/D接触件406,如上面关于图7所示和所描述的。在一些实施例中,第一和第二位单元的共享S/D接触件连接到VDD。例如,图7的共享S/D接触件404。
在步骤1008处,将共享S/D接触件连接到第一金属层Ml中的位线,例如互补位线BL和BLB。例如,如图7所示,在第一和第二位单元的PG0晶体管之间共享的共享S/D接触件402连接到位线BL,并且被共享的共享S/D接触件如图7所示,第一位单元和第二位单元的PG1晶体管之间的“第二”晶体管连接到互补位线BLB。在一些实施例中,第一位和第二位单元的上拉晶体管PU0和PU1的S/D接触件连接到VDD,并且在此步骤中,第一和第二位单元的下拉晶体管PD0和PD1的S/D接触件连接到VSS。例如,S/D接触件434和474通过通孔441和481连接到M1层中的VDD线,并且S/D接触件404通过通孔494连接到M1层中的VSS线,如图7所示。在一些实施例中,位线BL和BLB、VDD和VSS在M1层中,在其他实施例中,位线BL和BLB、VDD和VSS可以在任何其他层中,或它们的组合,并通过其他金属层中的通孔和着落焊盘连接到相应的S/D接触件,如上面关于图6所示和所描述的。
在步骤1010处,第一位单元的传输门晶体管的栅极连接到第一字线。例如,PG0和PG1的栅极,例如如上面关于图7所图示和描述的,分别将多晶硅422和428连接到WL0。在步骤1012处,第二位单元的传输门晶体管的栅极连接到第二字线。例如,PG0和PG1的栅极,例如多晶硅462和468分别连接到WL1,如以上关于图7所示和所描述的。
在一些实施例中,字线,例如WL0和WL1,在第二金属层M2中。在其他实施例中,字线可以在任何其他层或它们的组合中,并且通过其他金属层中的通孔和着落焊盘连接到相应的栅极或栅极接触件,如以上关于图6所示和所描述的。
通过形成4Cpp FinFET SRAM单元单位以及包括4Cpp FinFET SRAM单元单位的存储器件10,降低了处理和制造SRAM器件的复杂性和成本。形成4Cpp FinFET SRAM单元将消除对位单元中的切割OD和相关工艺步骤、以及形成共享接触件和相关工艺步骤的需要,并减少金属层(例如位线的金属层)中的拥挤。
因此,公开的实施例包括一种静态随机存取存储器(SRAM)单元,单元包括具有第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构。SRAM单元包括第一位线和第一互补位线,其中第一位线和第一互补位线被SRAM单元的第一位单元和第二位单元共享。SRAM单元包括连接到第一位单元的第一字线和连接到第二位单元的第二字线。
在上述SRAM单元中,第一位单元包括:第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构,其中,第一字线连接至第一多晶硅结构和第二多晶硅结构;第一传输门晶体管,具有包括第一多晶硅结构的栅极以及连接至第一位线的源极/漏极(S/D)接触件;和第二传输门晶体管,具有包括第二多晶硅结构的栅极和连接至第一互补位线的源极/漏极接触件;以及其中,第二位单元包括:第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构,其中,第二字线连接至第一多晶硅结构和第二多晶硅结构;第一传输门晶体管,具有由第一多晶硅结构形成的栅极和连接至第一位线的源极接触件;和第二传输门晶体管,具有由第二多晶硅结构形成的栅极接触件和连接至第一互补位线的源极接触件。
在上述SRAM单元中,第一位单元还包括:第一反相器,包括第一晶体管和第二晶体管,第一晶体管和第二晶体管中的每个具有包括第三多晶硅结构的栅极和与第一传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;和第二反相器,包括第三晶体管和第四晶体管,第三晶体管和第四晶体管中的每个具有包括第四多晶硅结构的栅极和与第二传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;以及其中,第二位单元还包括:第一反相器,包括第一晶体管和第二晶体管,第一晶体管和第二晶体管中的每个具有包括第三多晶硅结构的栅极和与第一传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;和第二反相器,包括第三晶体管和第四晶体管,第三晶体管和第四晶体管中的每个具有包括第四多晶硅结构的栅极和与第二传输门晶体管的源极/漏极接触件连接的源极/漏极接触件。
在上述SRAM单元中,第一位线包括位于第二金属层中的第一金属线,并且其中,第一互补位线包括位于第一金属层中的第二金属线。
在上述SRAM单元中,第一字线包括位于第二金属层中的第一金属线,并且其中,第二字线包括位于第二金属层中的第二金属线。
在上述SRAM单元中,第一位单元还包括位于第一金属层中的第一接触件,第一位单元的第一多晶硅结构和第二多晶硅结构连接至第一接触件,并且第一接触件连接至位于第二金属层中的第一金属线,其中,第二位单元还包括位于第一金属层中的第二接触件,第二位单元的第一多晶硅结构和第二多晶硅结构连接至第二接触件,第二接触件连接至位于第二金属层中的第二金属线。
在上述SRAM单元中,第一位单元和第二位单元中的每个的第一多晶硅结构和第二多晶硅结构中的每个包括位于扩散边缘上的连续多晶硅(CPODE)图案。
在上述SRAM单元中,还包括:第二位线和第二互补位线,其中,第二位线和第二互补位线由静态随机存取存储器单元的第一位单元和第二位单元共享;第三字线,连接至第一位单元;以及第四字线,连接至第二位单元。
根据其他公开的实施例,一种形成静态随机存取存储器(SRAM)单元的方法包括形成包括第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构位单元。该方法包括将第一位线连接到第一和第二位单元中的每个,以及将第一互补位线连接到第一和第二位单元中的每个。该方法还包括将第一字线连接到第一位单元,以及将第二字线连接到第二位单元。
在上述方法中,形成第一位单元包括:在第一位单元中形成第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构;形成第一传输门晶体管,第一传输门晶体管具有包括第一多晶硅结构的栅极;和形成第二传输门晶体管,第二传输门晶体管具有包括第二多晶硅结构的栅极;以及其中,形成第二位单元包括:在第一位单元中形成第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构;形成第一传输门晶体管,第一传输门晶体管具有包括第一多晶硅结构的栅极;和形成第二传输门晶体管,第二传输门晶体管具有包括第二多晶硅结构的栅极。
在上述方法中,将第一位线连接至第一位单元和第二位单元中的每个进一步包括:将第一位单元和第二位单元中的每个的每个第一多晶硅结构连接至第一位线,并且其中,将第一互补位线连接到第一位单元和第二位单元中的每个进一步包括:将第一位单元和第二位单元中的每个的每个第二多晶硅结构连接至第一互补位线。
在上述方法中,形成第一位单元还包括:形成第一反相器,第一反相器包括第一晶体管和第二晶体管,第一晶体管和第二晶体管中的每个具有包括第三多晶硅结构的栅极和连接至第一传输门晶体管的源极/漏极(S/D)接触件的源极/漏极接触件;和形成第二反相器,第二反相器包括第三晶体管和第四晶体管,第三晶体管和第四晶体管中的每个具有包括第四多晶硅结构的栅极和连接至第二传输门晶体管的源极/漏极接触件的源极/漏极接触件;以及其中,形成第二位单元还包括:形成第一反相器,第一反相器包括第一晶体管和第二晶体管,第一晶体管和第二晶体管中的每个具有包括第三多晶硅结构的栅极和连接至第一传输门晶体管的源极/漏极接触件的源极/漏极接触件;和形成第二反相器,第二反相器包括第三晶体管和第四晶体管,第三晶体管和第四晶体管的每个具有包括第四多晶硅结构的栅极和连接至第二传输门晶体管的源极/漏极接触件的源极/漏极接触件。
在上述方法中,第一位线包括位于第一金属层中的第一金属线,并且其中,第一互补位线包括位于第一金属层中的第二金属线。
在上述方法中,第一字线包括位于第二金属层中的第一金属线,并且其中,第二字线包括位于第二金属层中的第二金属线。
在上述方法中,将第一字线连接至第一位单元还包括:在第一金属层中形成第一接触件;将第一位单元的第一多晶硅结构和第二多晶硅结构连接至第一接触件;以及将第一接触件连接至第二金属层中的第一金属线;其中,将第二字线连接至第二位单元还包括:在第一金属层中形成第二接触件;将第二位单元的第一多晶硅结构和第二多晶硅结构连接至第二接触件;和将第二接触件连接至第二金属层中的第二金属线。
在上述方法中,第一位单元和第二位单元中的每个的第一多晶硅结构和第二多晶硅结构中的每个包括位于扩散边缘上的连续多晶硅(CPODE)图案。
在上述方法中,还包括:将第二位线连接至第一位单元和第二位单元中的每个;将第二互补位线连接至第一位单元和第二位单元中的每个;将第三字线连接至第一位单元;以及将第四字线连接至第二位单元。根据又进一步公开的实施例,一种存储器阵列包括布置成多行和多列的多个存储器单元,多个存储器单元中的每个包括四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构,该架构包括:第一位单元和第二位单元。存储器阵列包括多个互补位线对,其中,存储器阵列的第一行中的多个存储器单元中的每个的第一位单元和第二位单元中的每个共享第一互补位线对。存储器阵列的第二行中的多个存储器单元中的每个的第一位单元和第二位单元中的每个共享第二互补位线对。
在上述存储器阵列中,还包括:多个字线,其中,存储器阵列的第一列中的多个存储器单元中的每个的每个第一位单元共享第一字线,并且存储器阵列的第一列中的多个存储器单元中的每个的每个第二位单元共享第二字线,以及其中,存储器阵列的第二列中的多个存储器单元中的每个的每个第一位单元共享第三字线,并且存储器阵列的第二列中的多个存储器单元中的每个的每个第二位单元共享第四字线。
在上述存储器阵列中,还包括:多个字线,其中,存储器阵列的第一行中的多个存储器单元中的每个的每个第一位单元与相邻的第二行中的多个存储器单元中的每个的第二位单元共享第一字线,并且存储器阵列的第一行中的多个存储器单元中的每个的每个第二位单元与相邻的第二行中的多个存储器单元中的每个的第一位单元共享第二字线。
上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到,这种等同构造并且不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中它们可以做出多种变化、替换以及改变。
Claims (10)
1.一种静态随机存取存储器(SRAM)单元,包括:
四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构,包括第一位单元和第二位单元;
第一位线和第一互补位线,其中,所述静态随机存取存储器单元的所述第一位单元和所述第二位单元共享所述第一位线和所述第一互补位线;
第一字线,连接至所述第一位单元;以及
第二字线,连接至所述第二位单元。
2.根据权利要求1所述的静态随机存取存储器单元,其中,所述第一位单元包括:
第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构,其中,所述第一字线连接至所述第一多晶硅结构和所述第二多晶硅结构;
第一传输门晶体管,具有包括所述第一多晶硅结构的栅极以及连接至所述第一位线的源极/漏极(S/D)接触件;和
第二传输门晶体管,具有包括所述第二多晶硅结构的栅极和连接至所述第一互补位线的源极/漏极接触件;以及
其中,所述第二位单元包括:
第一多晶硅结构、第二多晶硅结构、第三多晶硅结构和第四多晶硅结构,其中,所述第二字线连接至所述第一多晶硅结构和所述第二多晶硅结构;
第一传输门晶体管,具有由所述第一多晶硅结构形成的栅极和连接至所述第一位线的源极接触件;和
第二传输门晶体管,具有由所述第二多晶硅结构形成的栅极接触件和连接至所述第一互补位线的源极接触件。
3.根据权利要求2所述的静态随机存取存储器单元,其中,所述第一位单元还包括:
第一反相器,包括第一晶体管和第二晶体管,所述第一晶体管和所述第二晶体管中的每个具有包括所述第三多晶硅结构的栅极和与所述第一传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;和
第二反相器,包括第三晶体管和第四晶体管,所述第三晶体管和所述第四晶体管中的每个具有包括所述第四多晶硅结构的栅极和与所述第二传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;以及
其中,所述第二位单元还包括:
第一反相器,包括第一晶体管和第二晶体管,所述第一晶体管和所述第二晶体管中的每个具有包括所述第三多晶硅结构的栅极和与所述第一传输门晶体管的源极/漏极接触件连接的源极/漏极接触件;和
第二反相器,包括第三晶体管和第四晶体管,所述第三晶体管和所述第四晶体管中的每个具有包括所述第四多晶硅结构的栅极和与所述第二传输门晶体管的源极/漏极接触件连接的源极/漏极接触件。
4.根据权利要求3所述的静态随机存取存储器单元,其中,所述第一位线包括位于第二金属层中的第一金属线,并且其中,所述第一互补位线包括位于所述第一金属层中的第二金属线。
5.根据权利要求4所述的静态随机存取存储器单元,其中,所述第一字线包括位于第二金属层中的第一金属线,并且其中,所述第二字线包括位于所述第二金属层中的第二金属线。
6.根据权利要求5所述的静态随机存取存储器单元,其中,所述第一位单元还包括位于所述第一金属层中的第一接触件,所述第一位单元的所述第一多晶硅结构和所述第二多晶硅结构连接至所述第一接触件,并且所述第一接触件连接至位于所述第二金属层中的所述第一金属线,其中,所述第二位单元还包括位于所述第一金属层中的第二接触件,所述第二位单元的所述第一多晶硅结构和所述第二多晶硅结构连接至所述第二接触件,所述第二接触件连接至位于所述第二金属层中的所述第二金属线。
7.根据权利要求3所述的静态随机存取存储器单元,其中,所述第一位单元和所述第二位单元中的每个的所述第一多晶硅结构和所述第二多晶硅结构中的每个包括位于扩散边缘上的连续多晶硅(CPODE)图案。
8.根据权利要求3所述的静态随机存取存储器单元,还包括:
第二位线和第二互补位线,其中,所述第二位线和所述第二互补位线由所述静态随机存取存储器单元的所述第一位单元和所述第二位单元共享;
第三字线,连接至所述第一位单元;以及
第四字线,连接至所述第二位单元。
9.一种形成静态随机存取存储器(SRAM)单元的方法,包括:
形成包括第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构;
将第一位线连接至所述第一位单元和所述第二位单元中的每个;
将第一互补位线连接至所述第一位单元和所述第二位单元中的每个;
将第一字线连接至所述第一位单元;以及
将第二字线连接至所述第二位单元。
10.一种存储器阵列,包括:
以多个行和列布置的多个存储器单元,所述多个存储器单元中的每个都包括包括第一位单元和第二位单元的四接触式多晶硅节距(4Cpp)鳍式场效应晶体管(FinFET)架构;
多个互补位线对,其中,所述存储器阵列的第一行中的所述多个存储器单元中的每个的所述第一位单元和所述第二位单元中的每个共享第一互补位线对,并且所述存储器阵列的第二行中的所述多个存储器单元中的每个的所述第一位单元和所述第二位单元中的每个共享第二互补位线对。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/589,806 | 2019-10-01 | ||
US16/589,806 US11088151B2 (en) | 2019-10-01 | 2019-10-01 | 4Cpp SRAM cell and array |
Publications (2)
Publication Number | Publication Date |
---|---|
CN112599164A true CN112599164A (zh) | 2021-04-02 |
CN112599164B CN112599164B (zh) | 2024-04-30 |
Family
ID=74872732
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011046157.XA Active CN112599164B (zh) | 2019-10-01 | 2020-09-29 | 存储器阵列、静态随机存取存储器单元及其方法 |
Country Status (5)
Country | Link |
---|---|
US (3) | US11088151B2 (zh) |
KR (1) | KR102332369B1 (zh) |
CN (1) | CN112599164B (zh) |
DE (1) | DE102019128275A1 (zh) |
TW (1) | TWI754385B (zh) |
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-
2019
- 2019-10-01 US US16/589,806 patent/US11088151B2/en active Active
- 2019-10-21 DE DE102019128275.6A patent/DE102019128275A1/de active Pending
- 2019-12-30 KR KR1020190178248A patent/KR102332369B1/ko active IP Right Grant
-
2020
- 2020-09-22 TW TW109132724A patent/TWI754385B/zh active
- 2020-09-29 CN CN202011046157.XA patent/CN112599164B/zh active Active
-
2021
- 2021-08-09 US US17/397,371 patent/US11997843B2/en active Active
-
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- 2024-04-23 US US18/643,753 patent/US20240349473A1/en active Pending
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---|---|---|---|---|
CN107017018A (zh) * | 2015-10-19 | 2017-08-04 | 台湾积体电路制造股份有限公司 | 用于交错字线方案的sram单元 |
CN106653756A (zh) * | 2015-10-29 | 2017-05-10 | 台湾积体电路制造股份有限公司 | 静态随机存取存储器 |
CN108389799A (zh) * | 2017-01-13 | 2018-08-10 | 格芯公司 | 控制鳍片尖端放置的方法 |
Also Published As
Publication number | Publication date |
---|---|
DE102019128275A1 (de) | 2021-04-01 |
US20240349473A1 (en) | 2024-10-17 |
TWI754385B (zh) | 2022-02-01 |
CN112599164B (zh) | 2024-04-30 |
US11997843B2 (en) | 2024-05-28 |
KR102332369B1 (ko) | 2021-12-01 |
US20210098467A1 (en) | 2021-04-01 |
US20210366915A1 (en) | 2021-11-25 |
TW202115874A (zh) | 2021-04-16 |
US11088151B2 (en) | 2021-08-10 |
KR20210039894A (ko) | 2021-04-12 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |