[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

CN112582274A - 半导体装置的形成方法 - Google Patents

半导体装置的形成方法 Download PDF

Info

Publication number
CN112582274A
CN112582274A CN202010979722.1A CN202010979722A CN112582274A CN 112582274 A CN112582274 A CN 112582274A CN 202010979722 A CN202010979722 A CN 202010979722A CN 112582274 A CN112582274 A CN 112582274A
Authority
CN
China
Prior art keywords
layer
metal pad
polymeric material
dielectric layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010979722.1A
Other languages
English (en)
Inventor
黄致凡
陈蕙祺
李智圣
吕志弘
陈殿豪
陈燕铭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/936,910 external-priority patent/US11670608B2/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN112582274A publication Critical patent/CN112582274A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838Geometry or layout
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0233Structure of the redistribution layers
    • H01L2224/02333Structure of the redistribution layers being a bump
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/0237Disposition of the redistribution layers
    • H01L2224/02373Layout of the redistribution layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/023Redistribution layers [RDL] for bonding areas
    • H01L2224/024Material of the insulating layers therebetween
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11011Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
    • H01L2224/11019Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for protecting parts during the process
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/1302Disposition
    • H01L2224/13024Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

此处提供半导体装置、集成电路、与其形成方法。在一实施例中,方法包括沉积第一介电层于工件上的金属垫上;形成第一开口于第一介电层中,以露出金属垫的一部分;在形成第一开口之后,形成第二介电层于露出的金属垫的部分上;沉积第一聚合材料于第二介电层上;形成第二开口穿过第一聚合材料与第二介电层以露出金属垫;以及形成凸块结构于露出的金属垫上。

Description

半导体装置的形成方法
技术领域
本发明实施例关于半导体装置,更特别关于采用具有卤素成分的聚合材料并保护接点垫免于腐蚀的方法。
背景技术
半导体集成电路产业已经历快速成长。集成电路材料与设计的技术进展,使每一代的集成电路比前一代具有更小且更复杂的电路。然而这些进展亦增加处理与制造集成电路的复杂度。为实现这些进展,处理与制造集成电路的方法亦需类似发展。在集成电路演进中,功能密度(比如单位芯片面积的内连线装置数目)通常随着几何尺寸(比如采用的制作工艺所能产生的最小构件)缩小而增加。
举例来说,形成于半导体基板上的集成电路可切割成分开的装置晶粒或集成电路芯片。每一集成电路芯片可进一步贴合(比如接合)至中介物、再生晶圆、或另一晶粒,以形成封装或装置。为了达到多种线路需求,可形成导电金属线路的再布线层于集成电路芯片上,以自芯片的边缘至中心重新分配接合连接物,或者通常将接合连接物分散至较大区域(其大于集成电路芯片面积)。可实施一或多个钝化层于再布线层周围,且可形成额外的聚酰亚胺层于一或多个钝化层上。在后续工艺时可能释放一些聚酰亚胺层包含的成分,其可能腐蚀最顶部的再布线层中的金属接点垫。因此虽然现有的再布线技术通常符合其预期目的,但无法完全符合所有方面的需求。
发明内容
本发明一实施例提供的半导体装置的形成方法,包括沉积第一介电层于工件上的金属垫上;形成第一开口于第一介电层中,以露出金属垫的部分;在形成第一开口之后,形成第二介电层于露出的金属垫的部分上;沉积第一聚合材料于第二介电层上;形成第二开口穿过第二介电层以露出金属垫;以及形成凸块结构于露出的金属垫上。
本发明一实施例提供的半导体装置的形成方法,包括沉积第一介电层于工件上的含铝金属垫上;沉积第二介电层于第一介电层上;形成第一开口穿过第一介电层与第二介电层,以露出含铝金属垫的第一部分;形成含铝金属垫的第一部分的保护层;沉积第一聚合材料于保护层上,且第一聚合材料含氟;形成第二开口穿过保护层,以露出含铝金属垫的第二部分;以及形成凸块结构于露出的含铝金属垫的第二部分上。
本发明另一实施例提供的半导体装置,包括金属垫,位于基板上;介电层,位于金属垫上;聚合材料,位于介电层上;以及凸块结构,延伸穿过介电层与聚合材料,并直接接触金属垫。聚合材料与金属垫隔有介电层。
附图说明
图1是本发明实施例中,制作半导体装置的方法的流程图。
图2、图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A至图7D、图8A至图8D、及图9A至图9D是本发明实施例中,工件在多种制作阶段的剖视图。
附图标记说明:
21:第一部分
22:第二部分
100:方法
102,104,106-1,106-2,108,110,112,114:步骤
200:工件
202:基板
204:内连线层
206:顶部内连线层
208:金属线路
210:蚀刻停止层
212:氧化硅层
213:接点通孔
214:金属垫
216:第一介电层
218:第二介电层
220:第一开口
221:第二开口
222:第一保护层
224:第二保护层
226:第一聚合材料
228:第二聚合材料
230:凸块结构
232:凸块下金属化层
234:凸块层
236:焊料层
238:金属-绝缘层-金属结构
300:处理工艺
具体实施方式
下述内容提供的不同实施例或实例可实施本发明的不同结构。下述特定构件与排列的实施例是用以简化本发明内容而非局限本发明。举例来说,形成第一构件于第二构件上的叙述包含两者直接接触的实施例,或两者之间隔有其他额外构件而非直接接触的实施例。此外,本发明的多个实例可重复采用相同标号以求简洁,但多种实施例及/或设置中具有相同标号的元件并不必然具有相同的对应关系。此外,可由不同比例示出多种结构,以求附图简化与清楚。
此外,空间性的相对用语如“下方”、“其下”、“较下方”、“上方”、“较上方”、或类似用语可用于简化说明某一元件与另一元件在图示中的相对关系。空间性的相对用语可延伸至以其他方向使用的元件,而非局限于图示方向。举例来说,若翻转附图中的装置,原本在其他单元或结构之下的单元将转为在其他单元或结构之上。因此,例示性的用语“之下”可指之上与之下两种方向。装置亦可转动90°或其他角度,因此方向性用语仅用以说明图示中的方向。
此外,当数值或数值范围的描述有“约”、“近似”、或类似用语时,除非特别说明否则其包含所述数值的+/-10%。举例来说,用语“约5nm”包含的尺寸范围介于4.5nm至5.5nm之间。
在许多集成电路芯片上,可形成导电金属线路的再布线层以自芯片的边缘至中心重新分配接合连接物,或通常将接合连接物分散至较大区域(其大于集成电路芯片的面积)。可形成一或多个钝化层于再布线层上,以保护半导体表面免于电性短路、机械应力、与化学污染。在一些例子中,可形成一或多个聚酰亚胺层于一或多个钝化层上。在一些技术中,设计聚酰亚胺层以包含卤素成分,可改善多种性质。举例来说,聚酰亚胺层可含氟或氯以改善光微影步骤的图案分辨率。破坏聚酰亚胺层的聚合物骨架的后续工艺步骤中,可能释放这些卤素成分。在暴露至湿气时,释放的卤素成分可能转变成氢氟酸或氯化氢,其可能攻击再布线层的下方接点垫如含铝垫,造成不想要的腐蚀。
实验证实卤素成分的释放及其造成的金属垫腐蚀。在这些实验中,准备两组样品。在第一组样品中,沉积无卤的聚酰亚胺材料于铝接点垫上。在第二组样品中,沉积含氟的聚酰亚胺材料于另一铝接点垫上。除了聚酰亚胺材料不同之外,两组样品的工艺步骤相同。聚酰亚胺的灰化步骤会破坏含氟聚酰亚胺材料的聚合物骨架,造成氟离子释放。在一些例子中,氟离子会接触铝接点垫,造成铝接点垫腐蚀。具体而言,氟离子会与铝反应形成氟化铝(AlF3),其可与氧化铝反应以形成氟氧化铝(Al2O3F3)。氟化铝与氟氧化铝的存在会增加电阻。在一些例子中,腐蚀会持续到后续工艺覆盖金属垫214的露出部分为止。
为了达到聚酰亚胺层中具有卤素成分的优点并保护接点垫免于腐蚀,本发明实施例提供的方法可形成保护介电层于接点垫与聚酰亚胺层之间,以避免腐蚀接点垫。在一些实施例中,保护介电层的形成方法可为沉积氧化硅层或氮化硅层,且其沉积方法可为等离子体辅助化学气相沉积或原子层沉积。在一些其他实施例中,保护介电层的形成方法可由氧、氮、或氨处理露出的接点垫,以形成氧化铝或氮化铝。保护介电层可阻挡氟或氯离子接触接点垫,进而避免腐蚀接点垫。
本发明多种实施例将搭配附图详述如下。在此考量下,图1为本发明一实施例中,制作半导体装置的方法100的流程图。方法100仅为举例,而非局限本发明至方法100所示的步骤。在方法100之前、之中、与之后可提供额外步骤,且方法100的额外实施例可置换、省略、或调换一些所述步骤。此处不详述所有步骤以简化说明。方法100将搭配图2、图3、图4A、图4B、图5A、图5B、图6A、图6B、图7A至图7D、图8A至图8D、及图9A至图9D说明如下,且上述附图为本发明实施例的工件200在不同制作阶段的部分剖视图。由于工件200可用于制作半导体装置,工件200亦可视作半导体装置。
如图1及图2所示,方法100包括的步骤102可接收工件200。工件200包括金属垫214如接点垫,以及金属垫214上的至少一介电层。提供的工件200上已形成多种层状物。如图2所示,工件200包含基板202,其组成可为硅或其他半导体材料如锗。基板202亦可包含半导体化合物如碳化硅、砷化镓、砷化铟、或磷化铟。在一些实施例中,基板202可包含半导体和金如硅锗、碳化硅锗、磷砷化镓、或磷化镓铟。在一些实施例中,基板202可包含外延层,比如基体半导体上的外延层。多种微电子构件如晶体管构件(包含源极/漏极及/或栅极)、隔离结构(包含浅沟槽隔离)、或任何其他合适构件,可形成于基板202之中或之上。在此省略基板202中的多种层状物与结构的细节说明。
工件200亦包含内连线层204。内连线层204可为多层内连线结构中的内连线层的一者,其可形成于基板202上并包含多个图案化的介电层与导电层,以提供内连线(如线路)于工件200的多种微电子构件之间。在内连线层204与基板202之间可具有中间层或中间构件,但不显示这些层状物或构件以简化附图。内连线层204可包含多个导电构件,以及部分或完全围绕导电构件的层间介电构件。导电构件可包含接点、通孔、或金属线路。层间介电构件可为含硅的氧化物材料,其中硅以多种稳定形式存在。举例来说,层间介电构件包括氧化硅或低介电常数的介电材料(其介电常数低于氧化硅的介电常数(约3.9))。在一些实施例中,低介电常数的介电材料包括孔洞的有机硅酸盐薄膜如碳氢氧化硅、四乙氧基硅烷的氧化物、未掺杂的硅酸盐玻璃、掺杂氧化硅(如硼磷硅酸盐玻璃、掺杂氟的硅酸盐玻璃、磷硅酸盐玻璃、掺杂氟的氧化硅、或掺杂碳的氧化硅)、孔洞的氧化硅、孔洞的掺杂碳的氧化硅、碳氮化硅、碳氮氧化硅、旋转涂布硅为主的聚合介电层、或上述的组合。一些上述低介电常数的介电材料因其低介电常数,因此可视作极低介电常数的介电材料。工件200的顶部内连线层206可包含金属线路208。在一些实施例中,顶部内连线层206中的金属线路208可埋置于介电材料(与上述的层间介电层构件类似)中。为了改善机械强度,顶部内连线层206中的金属线路208的厚度可大于内连线层204中的其他金属线路的厚度。金属线路208可包含铜与铝。在一例中,金属线路208的组成可为铝铜合金,其包含5%的铜与95%的铝。与更导电的铜金属线路相较,铝铜合金组成的金属线路更经济且对周围的介电层(如氧化硅或氮化硅所组成的介电层)的粘着性更好。虽然未图示,阻障层可衬垫顶部内连线层206以阻挡铜、铝、与氧的扩散,且阻障层的组成可为氮化钛、钽、氮化钽、或上述的组合。
在一些实施例中,可沉积蚀刻停止层210于顶部内连线层206上。蚀刻停止层210可包含碳氮化硅、碳氮氧化硅、碳化硅、氮化硅、或上述的组合。可沉积氧化硅层212于蚀刻停止层210上。在一些实施例中,氧化硅层212的组成可为未掺杂的氧化硅玻璃。在一些实施例中,可形成金属-绝缘层-金属结构(如图9A至图9D所示的金属-绝缘层-金属结构238)于氧化硅层212中。金属-绝缘层-金属结构包括交错的多个金属层与介电层,并作为一或多个电容。在一些实施方式中,多个金属层可包含顶金属层、中间金属层、与底金属层,其各自作为电容板。在一些例子中,为了增加电容值,金属-绝缘层-金属结构中的介电层可包含高介电常数的介电材料,其介电常数大于氧化硅的介电常数。在一些实施例中,介电层可包含氧化锆、氧化铝、其他高介电常数的介电材料、或上述的组合。
工件200亦包括接点通孔213与金属垫214。在一些实施例中,可分开形成接点通孔213与金属垫214。在这些实施例中,先形成开口于氧化硅层212中以露出金属线路208的一部分,并沉积金属材料于开口中。接着以合适工艺如化学机械研磨平坦化多余的金属材料,以提供齐平表面。接着沉积介电层于氧化硅层212的平坦表面上,并光微影图案化介电层以定义金属垫214所用的沟槽。先形成蚀刻停止层于氧化硅层212上,接着沉积介电层于蚀刻停止层上。接着形成双镶嵌沟槽于氧化硅层212与介电层中。之后以自下至上的方式沉积金属材料,且沉积方法可采用电镀、无电镀、或其他选择性沉积工艺。一旦形成金属-绝缘层-金属结构,接点通孔213可穿过金属-绝缘层-金属结构。在一些实施例中,金属垫214为含铝金属垫,其包含铝或铝合金。铝合金的例子可包含铝与铜。
在图2所示的一些实施例中,金属垫214为重新分配接合连接物的再布线层的顶层。虽然图2未图示,阻障层可衬垫金属垫以隔离金属垫与相邻的介电层(如氧化硅层212)。
至少一介电层可形成于金属垫214上。在图2所示的实施例中,第一介电层216沉积于工件200上,以覆盖金属垫214。第二介电层218沉积于第一介电层216上。在一些实施方式中,第一介电层216可包含两种不同沉积工艺所形成的两个子层。在一实施例中,第一介电层216可包含未掺杂的硅酸盐玻璃所形成的底介电层,以及高密度等离子体化学气相沉积所形成的顶介电层。在此实施例中,采用未掺杂的硅酸盐玻璃的底介电层的沉积速率大于顶介电层的沉积速率,且沉积底介电层的步骤会减少顶介电层的厚度,进而增加产能并降低工件200的制作成本。第二介电层218可包含氮化硅,其沉积方法可采用化学气相沉积。
如图1及图3所示,方法100包含的步骤104形成第一开口220穿过至少一介电层,以露出金属垫214的第一部分21。在一些实施例中,一旦露出金属垫214的第一部分21,及可进行晶圆验收测试,以确认工件200是否符合预定的测试标准。一般再进行晶圆验收测试且工件200符合标准之后,可沉积一或多个聚合钝化层于工件200上,以接触露出的金属垫214的第一部分21。当一或多个聚合钝化层包括卤素成分时,可能会释放卤素成分并腐蚀金属垫214。
在不同实施例中,可进行图1中方法100的步骤106-1或106-2以形成保护层。如图1及图4A所示,方法100包含的步骤106-1可处理露出的金属垫214的第一部分,以形成第一保护层222。在步骤106-1中,进行处理工艺300以形成第一保护层222。处理工艺300可包含至少一反应性气体反应物,比如氧、氮、氨、或上述的组合。处理工艺300可为等离子体处理工艺,其点燃至少一反应性气体反应物的等离子体。因此在处理工艺300时,可在工件200上点燃氧等离子体、氮等离子体、氨等离子体、或上述的组合。在一些实施方式中,处理工艺300可采用惰性气体如氩气。在这些实施方式中,可产生惰性气体物种的等离子体轰击金属垫214的表面,以利金属垫214与至少一反应性气体反应物之间的反应。在金属垫214包含铝的实施例中,步骤106-1形成的第一保护层222可包含氧化铝或氮化铝。在金属垫214包含铜的实施例中,步骤106-1形成的第一保护层222可包含氧化铜或氮化铜。在金属垫214含铝与铜的实施例中,第一保护层222可包含铝与铜的氧化物或氮化物。在一些实施例中,进行处理工艺300一段时间,因此第一保护层222的厚度应介于约
Figure BDA0002687113250000081
至约
Figure BDA0002687113250000082
之间,以有效避免自后续形成的聚合材料释放的卤素成分腐蚀金属垫214。当第一保护层222的厚度小于
Figure BDA0002687113250000083
第一保护层222无法有效阻挡湿气进入金属垫214。当第一保护层222的厚度大于
Figure BDA0002687113250000084
步骤112无法完全移除第一保护层222。氧化铝或氮化铝的残留物可能增加接点电阻并劣化装置效能。
如图1及图4B所示,方法100可另外包含步骤106-2以沉积第二保护层224于工件200上,包括沉积于金属垫214的露出部分上。在一些实施例中,第二保护层224可包含半导体的氧化物或半导体的氮化物,比如氧化硅或氮化硅。第二保护层224的形成方法可采用合适的顺应性沉积法,比如原子层沉积、化学气相沉积、或等离子体辅助化学气相沉积。在一实施例中,第二保护层224的组成可为氧化硅,且可视作氧化硅盖。在另一实施例中,第二保护层224的组成可为氮化硅,且可视作氮化硅盖。实施例证明第二保护层224的厚度应介于约
Figure BDA0002687113250000085
至约
Figure BDA0002687113250000086
之间,以有效避免自后续形成的聚合材料释放的卤素成分腐蚀金属垫214。当第二保护层224的厚度小于
Figure BDA0002687113250000087
第二保护层224无法有效阻挡湿气进入金属垫214。当第二保护层224的厚度大于
Figure BDA0002687113250000088
步骤112无法完全移除第二保护层224。氧化硅或氮化硅的残留物可能增加接点电阻并劣化装置效能。
如图1、图5A、及图5B所示,方法100包含的步骤108可形成第一聚合材料226于工件200上。第一聚合材料226亦可作为钝化层。在一些实施例中,第一聚合材料226可包含卤素如氟或氯。在一些实施方式中,采用超过一种单体形成第一聚合材料226,且至少一单体含氟或氯。在这些实施方式中,氟或氯可存在于合适的官能基中。举例来说,形成第一聚合物材料226的至少一单体可包括一或多个氟化烷基(CFx,其中x为1、2、或3)或一或多个氯化烷基(CClx,其中x为1、2、或3)。这些单体的例子包括2,2-双(3,4-二羧苯基)六氟丙烷二酐、2,2-双[4-(4-胺基苯氧基)苯基]六氟丙烷、1,4-双(4-胺基-2-三氟甲基-苯氧基)苯、4,4'-双(4-胺基-2-三氟-甲基苯氧基)联苯、其他氟化二酐、或其他氟化二胺。第一聚合材料226的性质因含卤素而改变。在一些实施例中,含卤素可改善图案化第一聚合材料226的光微影工艺的分辨率,因此需要第一聚合材料226含卤素。在一实施例中,第一聚合材料226包括CF3官能基。在图5A及图5B所示的一些实施例中,第一聚合材料226沉积于工件200上,且沉积方法可采用旋转涂布或合适工艺。接着以射线图案化第一聚合材料226,其对特定波长范围的射线如紫外线具有敏感性。以穿过图案化掩模的射线曝光第一聚合材料226。接着采用显影剂显影第一聚合材料226,并以显影剂移除第一聚合材料226的曝光(或未曝光)部分。接着以退火或紫外线照射硬化曝光与显影后的第一聚合材料226。图案化的第一聚合材料226不覆盖图5A中的第一保护层222或图5B中的第二保护层224的一部分。
方法100自步骤108开始,可进行步骤110以形成第二聚合材料228,或直接进行步骤112而不先进行步骤110。在此意义下,可视情况进行或省略步骤110。第二聚合材料228可提供额外保护,且为需要额外耐久性或耐候性的半导体装置所需。
如图1、图6A、及图6B所示,方法100包含的步骤110可视情况形成第二聚合材料228于第一聚合材料226上。第二聚合材料228与第一聚合材料226类似,亦可作为钝化层。在一些实施例中,第二聚合材料228可包含卤素如氟或氯。在一些实施方式中,形成第二聚合材料228的至少一单体含氟或氯。在这些实施方式中,氟或氯可存在于合适的官能基中。举例来说,形成第二聚合物材料228的至少一单体可包括一或多个氟化烷基(CFx,其中x为1、2、或3)或一或多个氯化烷基(CClx,其中x为1、2、或3)。这些单体的例子包括2,2-双(3,4-二羧苯基)六氟丙烷二酐、2,2-双[4-(4-胺基苯氧基)苯基]六氟丙烷、1,4-双(4-胺基-2-三氟甲基-苯氧基)苯、4,4'-双(4-胺基-2-三氟-甲基苯氧基)联苯、其他氟化二酐、或其他氟化二胺。第二聚合材料228的性质因含卤素而改变。在一些实施例中,含卤素可改善图案化第二聚合材料228的光微影工艺的分辨率,因此需要第二聚合材料228含卤素。在一实施例中,第二聚合材料228包括CF3官能基。在图6A及图6B所示的一些实施例中,第二聚合材料228沉积于工件200上,包括沉积于第一聚合材料226上,且沉积方法可采用旋转涂布或合适工艺。接着以射线图案化第二聚合材料228,其对特定波长范围的射线如紫外线具有敏感性。以穿过图案化掩模的射线曝光第二聚合材料228。接着采用显影剂显影第二聚合材料228,并以显影剂移除第二聚合材料228的曝光(或未曝光)部分。接着以退火或紫外线照射硬化曝光与显影后的第二聚合材料228。图案化的第二聚合材料228不覆盖图6A中的第一保护层222或图6B中的第二保护层224的一部分。
值得注意的是在方法100中,不论是否沉积第二聚合材料228,第一保护层222或第二保护层224可隔离第一聚合材料226及/或第二聚合材料228以及金属垫214,进而避免第一聚合材料226及/或第二聚合材料228中的任何卤素成分接触金属垫214。
如图1及图7A至图7D所示,方法100包含的步骤112可形成第二开口221以露出金属垫214的第二部分22。在一些实施例中,第二开口221的形成方法可为干蚀刻。在一些例子中,干蚀刻可采用氮等离子体、氧等离子体、或上述两者。在一些实施方式中,可在清洁工艺中采用去离子水或异丙醇,以自露出的金属垫214的第二部分22移除碎屑。如图7A至图7D所示,本发明实施例的方法可由第一保护层222或第二保护层224维持保护金属垫214,直到步骤112形成第二开口221。如此一来,在露出第二部分22以用于形成凸块结构之前,第一保护层222或第二保护层224可隔绝金属垫214与湿气(以及自第一聚合材料226及/或第二聚合材料228释放的卤素)。只要第一保护层222或第二保护层224保护金属垫214,即可改善工件200的保存期限或存储稳定性。
如图1及图8A至图8D所示,方法100包含的步骤114可形成凸块结构230于第二开口221中。凸块结构230可电性耦接金属垫214至晶粒、再生晶圆、封装、或印刷电路板的接合垫。如图8A至图8D所示,凸块结构230可包含多层,且其形成方法可为多重工艺。在一些实施例中,沉积凸块下金属化层232至第二开口221中(如图7A至图7D所示),以及露出的金属垫214的第二部分22上。沉积凸块层234于凸块下金属化层232上,接着形成焊料层236于凸块层234上,以作为连接至外部电路的连接点。在一些实施方式中,为了形成凸块下金属化层232,可毯覆性地沉积晶种层(未图示)于工件200上。接着沉积遮罩层如光刻胶层于晶种层上。接着图案化遮罩层以露出第二开口221上的晶种层的一部分(如图7A至图7D所示)。接着沉积凸块下金属化层232于晶种层的露出部分上与图案化的遮罩层中,且沉积方法可为无电镀或电镀。之后可沉积凸块层234于凸块下金属化层232上,且沉积方法可为无电镀或电镀。接着沉积焊料层236于凸块层234上。在移除(如灰化)图案化的遮罩层之后,可使沉积的焊料层236再流动程所需形状。在一些例子中,晶种层的组成可为钛、钽、铜、或上述的组合,且其沉积方法可采用物理气相沉积或合适工艺。凸块下金属化层232与凸块层234可包含铜、钛、镍、钴、或钽。在一些例子中,凸块层234的铜含量大于凸块下金属化层的铜含量。由于其铜含量,凸块层234可视作铜柱。焊料层236的组成可为含铅材料或无铅材料,比如锡、银、铜、锌、铟、金、铅、铋、锑、或上述的合金。在图8A至图8D未图示的一些实施例中,可形成盖层于焊料层236与凸块层234之间,且盖层可包含下述至少一者:镍、金、银、钯、铟、钴、镍钯金、镍金、其他类似材料、或上述的合金。
如图8A至图8D所示,本发明的不同例示性实施例中的凸块结构230可接触不同层。如图8A所示,凸块结构230的凸块下金属化层232,可物理接触第一聚合材料226与第一保护层222。在一些实施例中,凸块结构230沿着Z方向所示的形状为实质上圆形。图8A中的第一聚合材料226与第一保护层222在X-Y平面中横向围绕凸块结构230。如图8B所示,形成第二聚合材料228处的凸块结构230的凸块下金属化层232,可物理接触第二聚合材料228与第一保护层222。在一些实施例中,凸块结构230沿着Z方向所示的形状为实质上圆形。图8B中的第二聚合材料228与第一保护层222在X-Y平面中横向围绕凸块结构230。如图8C所示,凸块结构230的凸块下金属化层232,可物理接触第一聚合材料226与第二保护层224。在一些实施例中,凸块结构230沿着Z方向所示的形状为实质上圆形。图8C中的第一聚合材料226与第二保护层224在X-Y平面中横向围绕凸块结构230。如图8D所示,形成第二聚合材料228处的凸块结构230的凸块下金属化层232,可物理接触第二聚合材料228与第二保护层224。在一些实施例中,凸块结构230沿着Z方向所示的形状为实质上圆形。图8D中的第二聚合材料228与第二保护层224在X-Y平面中横向围绕凸块结构230。
如图8A至图8D所示,即使在形成凸块结构230之后,第一保护层222或第二保护层224维持金属垫214与第一聚合材料226及第二聚合材料228之间的绝缘。如图8A所示,保留的第一保护层222位于金属垫214与第一聚合材料226之间。在图8B中,保留的第一保护层222位于金属垫214与第一聚合材料226之间,且位于金属垫214与第二聚合材料228之间。在图8C中,保留的第二保护层224位于金属垫214与第一聚合材料226之间。在图8D中,保留的第二保护层224位于金属垫214与第一聚合材料226之间,且位于金属垫214与第二聚合材料228之间。
搭配图2所示的上述内容,可形成金属-绝缘层-金属结构238于氧化硅层212中。具有金属-绝缘层-金属结构238的工件200的实施例,如图9A至图9D所示。除了含有金属-绝缘层-金属结构238之外,图9A至图9D中的工件200与图8A至图8D所示的工件实质上类似。为了简化说明,省略图9A至图9D的细节说明。
本发明一实施例关于半导体装置的形成方法。在一实施例中,方法包括沉积第一介电层于工件上的金属垫上;形成第一开口于第一介电层中,以露出金属垫的部分;在形成第一开口之后,形成第二介电层于露出的金属垫的部分上;沉积第一聚合材料于第二介电层上;形成第二开口穿过第二介电层以露出金属垫;以及形成凸块结构于露出的金属垫上。
在一些实施例中,沉积第一介电层的方法包括沉积未掺杂的氧化硅玻璃层、以高密度等离子体化学气相沉积法沉积氧化硅层、以及沉积氮化硅层。在一些实施方式中,金属垫含铝。在一些例子中,第二介电层包括氧化硅或氮化硅。在一些实施例中,形成第二介电层的步骤包括等离子体辅助化学气相沉积或原子层沉积。在一些例子中,沉积第一聚合材料的步骤包括采用含氟或氯的单层,且其中第一聚合材料包括聚酰亚胺。在一些实施例中,第二介电层的厚度介于约
Figure BDA0002687113250000121
至约
Figure BDA0002687113250000122
之间。在一些实施例中,形成第二介电层的步骤包括以氧、氮、或氨处理露出的金属垫的部分。在一些例子中,第二介电层包括氧化铝或氮化铝。
本发明一实施例关于半导体装置的形成方法。在一实施例中,方法包括沉积第一介电层于工件上的含铝金属垫上;沉积第二介电层于第一介电层上;形成第一开口穿过第一介电层与第二介电层,以露出含铝金属垫的第一部分;形成含铝金属垫的第一部分的保护层;沉积第一聚合材料于保护层上,且第一聚合材料含氟;形成第二开口穿过保护层,以露出含铝金属垫的第二部分;以及形成凸块结构于露出的含铝金属垫的第二部分上。
在一些实施例中,第一介电层包括氧化硅。在一些实施方式中,第二介电层包括氮化硅。在一些例子中,保护层包括氧化硅或氮化硅,且形成保护层的步骤包括等离子体辅助化学气相沉积或原子层沉积。在一些实施例中,形成保护层的步骤包括以氧、氮、或氨处理露出的含铝金属垫的第一部分。在一些例子中,保护层包括氧化铝或氮化铝。在一些实施例中,第一聚合材料包括聚酰亚胺。在一些例子中,方法还包括在形成第二开口之前,沉积第二聚合材料于第一聚合材料上。
本发明另一实施例关于半导体装置。在一实施例中,半导体装置包括金属垫,位于基板上;介电层,位于金属垫上;聚合材料,位于介电层上;以及凸块结构,延伸穿过介电层与聚合材料,并直接接触金属垫。聚合材料与金属垫隔有介电层。
在一些实施例中,金属垫包括铝,且聚合材料包括氟或氯。在一些实施方式中,介电层围绕凸块结构的一部分。
上述实施例的特征有利于本技术领域中技术人员理解本发明实施例。本技术领域中技术人员应理解可采用本发明实施例作基础,设计并变化其他工艺与结构以完成上述实施例的相同目的及/或相同优点。本技术领域中技术人员亦应理解,这些等效置换并未脱离本发明构思与范围,并可在未脱离本发明的构思与范围的前提下进行改变、替换、或变动。

Claims (1)

1.一种半导体装置的形成方法,包括:
沉积一第一介电层于一工件上的一金属垫上;
形成一第一开口于该第一介电层中,以露出该金属垫的一部分;
在形成该第一开口之后,形成一第二介电层于露出的该金属垫的该部分上;
沉积一第一聚合材料于该第二介电层上;
形成一第二开口穿过该第二介电层以露出该金属垫;以及
形成一凸块结构于露出的该金属垫上。
CN202010979722.1A 2019-09-27 2020-09-17 半导体装置的形成方法 Pending CN112582274A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962907360P 2019-09-27 2019-09-27
US62/907,360 2019-09-27
US16/936,910 US11670608B2 (en) 2019-09-27 2020-07-23 Prevention of metal pad corrosion due to exposure to halogen
US16/936,910 2020-07-23

Publications (1)

Publication Number Publication Date
CN112582274A true CN112582274A (zh) 2021-03-30

Family

ID=75119514

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010979722.1A Pending CN112582274A (zh) 2019-09-27 2020-09-17 半导体装置的形成方法

Country Status (1)

Country Link
CN (1) CN112582274A (zh)

Similar Documents

Publication Publication Date Title
US11670608B2 (en) Prevention of metal pad corrosion due to exposure to halogen
US7449785B2 (en) Solder bump on a semiconductor substrate
US7863183B2 (en) Method for fabricating last level copper-to-C4 connection with interfacial cap structure
TWI411079B (zh) 半導體晶粒及形成導電元件之方法
US7160756B2 (en) Polymer encapsulated dicing lane (PEDL) technology for Cu/low/ultra-low k devices
US8022543B2 (en) Underbump metallurgy for enhanced electromigration resistance
US8581366B2 (en) Method and system for forming conductive bumping with copper interconnection
TW201230271A (en) Method of forming semiconductor device
CN102290379A (zh) 半导体结构及半导体装置的制造方法
US20080099913A1 (en) Metallization layer stack without a terminal aluminum metal layer
US20130043598A1 (en) Bond pad structure to reduce bond pad corrosion
JP5147830B2 (ja) 半導体デバイスの形成方法
TW202021041A (zh) 半導體結構及其製造方法
US11996356B2 (en) Low-stress passivation layer
US7485949B2 (en) Semiconductor device
KR20090075883A (ko) 알루미늄 단자 금속층이 없는 금속화층 스택
CN112582274A (zh) 半导体装置的形成方法
US11222857B2 (en) Method of forming a photoresist over a bond pad to mitigate bond pad corrosion
CN118629983A (zh) 半导体结构及其形成方法
CN115249678A (zh) 半导体封装结构及封装方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20210330