CN112510366A - 一种级联式去耦芯片 - Google Patents
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Abstract
本发明公开了一种级联式去耦芯片,包括分别分布在上、下两层的低频去耦单元和高频去耦单元;所述低频去耦单元四个呈田字分布的金属开口谐振环,所述金属开口谐振环为回字形,其内圈与外圈螺旋相接,四个呈田字分布的金属开口谐振环共用相邻外圈,四个金属开口谐振环开口分别在去耦芯片的四个方向上;所述高频去耦单元包括一个方形谐振环,设置在低频去耦单元正下方。本发明通过设计特殊结构的复合谐振环,等效成LC电路,并通过低温共烧陶瓷技术,集成芯片,该芯片在一定的频带内产生单负特性,用于天线之间去耦,同时由于在芯片上加载低频和高频两个去耦单元,实现双频段去耦。
Description
技术领域
本发明涉及天线去耦领域,特别涉及一种用于天线之间去耦的级联式去耦芯片。
背景技术
随着移动通信系统的快速发展,射频频谱资源日益短缺,如何提供更高质量、更快速的通信服务成为第五代移动通信系统(5G)中的研究热点。在此背景下,已经提出许久的多输入多输出(MIMO)通信技术成为了5G系统中的关键技术。
多输入多输出(MIMO)技术是指在发射端和接收端同时使用多个发射天线和接收天线,使信号通过发射端和接收端的多个天线发射和接收。因此,多输入多输出技术能够在不额外增加通信频带和发射功率的情况下,实现高速、大容量的数据传输,显著的提高系统数据吞吐率和信道容量。在多输入多输出(MIMO)系统中,天线起着至关重要的作用,因为天线的特征固有地包含在发射器和接收器之间的通信信道中。
MIMO技术是基于天线阵列而言的,随着对信道容量需求的不断增长,大规模MIMO技术将会成为5G系统的核心,并且紧凑密集的阵列将促进这一进程。然而,无论是5G基站,或是移动终端中,由于空间限制,随着天线数量的增加,天线单元之间的间距相对较小,造成单元之间会形成强烈的互相耦合。在特定的空间内,天线单元数量越多,单元之间的耦合更强,会导致:
(1)空间相关性的增加;
(2)辐射效率的降低;
(3)单元增益的下降;
(4)信噪比的恶化;
(5)信道容量的减小。
综上所述,在有限的空间内,在MIMO系统中如何有效的减小天线单元之间的耦合,提高单元之间的隔离度,并保证原天线的辐射性能,成为了业界研究的热点。
发明内容
研究表明当材料的等效介电常数和磁导率其中一个为负值而另一个为正值时,电磁波在其特定频段内无法传播,同时根据等效参数模型理论,将细金属线阵列和金属开口谐振环放置在一起。两种结构通过周期排列的方式摆放在一起时,电磁场会激励感应电流在周期性金属结构上同时起作用,从而产生负的介电常数以及负的磁导率。
本发明目的是:提供一种复合的去耦芯片,扩展去耦结构的工作频带,将两种去耦结构,通过级联的方式实现超宽带。引入矩形金属环结构,实现在带宽上的级联。
本发明利用上述核心原理,通过设计特殊结构的复合谐振环,等效成LC电路,并通过低温共烧陶瓷(LTCC)技术,集成芯片,该芯片在一定的频带内产生单负特性,用于天线之间去耦,同时由于在芯片上加载低频和高频两个去耦单元,实现双频段去耦。
本发明的技术方案是:
一种级联式去耦芯片,包括分别分布在上、下两层的低频去耦单元和高频去耦单元;所述低频去耦单元四个呈田字分布的金属开口谐振环,四个金属开口谐振环相互连接在一起,四个金属开口谐振环开口分别在去耦芯片的四个方向上;所述高频去耦单元包括一个方形谐振环,设置在低频去耦单元正下方。
优选的,所述金属开口谐振环为回字形,其内圈与外圈螺旋相接,四个呈田字分布的金属开口谐振环共用相邻外圈。
优选的,所述方形谐振环包括一个方形金属框,方形金属框相对的两端中部设有开口。
优选的,所述去耦芯片利用低温共烧陶瓷技术、薄膜技术、硅片半导体技术、多层电路板技术中的一种进行集成。
优选的,所述低频去耦单元和高频去耦单元分别工作在820~960MHz和2.5GHz频段内,实现双频段同时去耦。
优选的,所述去耦芯片通过调节金属线的长度,或者变换金属谐振环的结构形式,改变低频去耦单元和高频去耦单元的工作频段。
优选的,所述金属开口谐振环的形状为多边形或圆形。
优选的,所述金属开口谐振环个数设计成四个以上。
优选的,所述去耦芯片替换设计成多层PCB形式,放置在天线之间进行去耦。
本发明的优点是:
本发明通过设计特殊结构的复合谐振环,等效成LC电路,并通过低温共烧陶瓷(LTCC)技术,集成芯片,该芯片在一定的频带内产生单负特性,用于天线之间去耦,同时由于在芯片上加载低频和高频两个去耦单元,实现双频段去耦。
附图说明
下面结合附图及实施例对本发明作进一步描述:
图1为金属谐振环及其等效电路;
图2为本发明级联式去耦芯片内两层结构的示意图;
图3为去耦芯片内的上层低频去耦单元示意图;
图4为去耦芯片内的下层高频去耦单元示意图;
图5为去耦芯片的管脚示意图;
图6为四天线加载去耦芯片的连接示意图;
图7为加载去耦芯片前后的隔离度参数对比图。
具体实施方式
如图1所示,为一个金属开口谐振环结构及其等效电路,类似于电容电感组成的LC滤波电路。开口谐振环是磁性超材料的一种,一对同心的亚波长大小的开口谐振环,互相反向放置,可以有效地提高磁导率。本发明将4个这样的金属谐振环设计成一个整体。
如图2所示,本发明的级联式去耦芯片,包括分别分布在上、下两层的低频去耦单元1和高频去耦单元2,两个单元尺寸相同,利用低温共烧陶瓷(LTCC)技术,或者薄膜技术、硅片半导体技术、多层电路板技术等集成再一款芯片上,工作在820~960MHz和2.5GHz双频段内,实现双频段同时去耦,适用于多频天线去耦,具有更大的发展空间。
如图3所示,所述低频去耦单元四个呈田字分布的金属开口谐振环,四个金属开口谐振环相互连接在一起,四个金属开口谐振环开口分别在去耦芯片的四个方向上;所述金属开口谐振环为回字形,其内圈与外圈螺旋相接,四个呈田字分布的金属开口谐振环共用相邻外圈。该结构可以看做是由四个金属开口谐振环组合而成。这样做的好处,四个方向都有开口,可以接受各个方向的电磁波,克服了单一开口朝向带来的问题。
为了增强所设计结构的谐振效果以及隔离带宽,我们将四个金属谐振环连接在一起,这样既能增加金属弯折线的长度又能使各金属环的谐振耦合在一起,从而增加了该结构的隔离带宽。
如图4所示,所述高频去耦单元包括一个方形谐振环,所述方形谐振环包括一个方形金属框,方形金属框相对的两端中部设有开口,设置在低频去耦单元正下方,方形谐振环主要用于高频段2.5GHz去耦。
本发明实施例中利用低温共烧陶瓷(LTCC)技术,将多个上述周期谐振单元集成一款芯片,如图5所示,其中1-6为芯片的6个管脚,其中1、2、3、4接天线,5,6管脚接地。本去耦芯片可以用于2个、3个或者4个天线之间的去耦。
本去耦芯片也可以设计4管脚,用于双天线的去耦,或者8和8脚以上,用于多天线系统的单元天线之间的去耦。
本发明可以用于其他频段的设计,通过调节变换金属谐振环的金属线的长度,或者变换金属谐振环的结构形式,如圆形,多边形,本发明中金属开口谐振环的形状可以变形。
本发明中上层低频去耦单元的金属开口谐振环的个数可以增加,可以设计成4个以上。
本发明同样可以设计成多层PCB形式,放置在天线之间进行去耦。
天线中能提高阵列天线之间的隔离度图6为去耦芯片的一种应用,天线11和12靠的很近的低频(800-960MHz)单极子天线,天线13和14靠的很近的低频(2170-2690MHz)单极子,天线在没有采取任何措施之前,820-960MHz之间隔离度基本只有-5dB左右,2170-2690MHz之间隔离度基本只有-9dB左右将两个天线之间加载一个去耦芯片,天线的隔离度提升到-14左右,如图7所示,满足工程要求。
上述实施例只为说明本发明的技术构思及特点,其目的在于让熟悉此项技术的人能够了解本发明的内容并据以实施,并不能以此限制本发明的保护范围。凡根据本发明主要技术方案的精神实质所做的修饰,都应涵盖在本发明的保护范围之内。
Claims (9)
1.一种级联式去耦芯片,其特征在于,包括分别分布在上、下两层的低频去耦单元和高频去耦单元;所述低频去耦单元四个呈田字分布的金属开口谐振环,四个金属开口谐振环相互连接在一起,四个金属开口谐振环开口分别在去耦芯片的四个方向上;所述高频去耦单元包括一个方形谐振环,设置在低频去耦单元正下方。
2.根据权利要求1所述的级联式去耦芯片,其特征在于,所述金属开口谐振环为回字形,其内圈与外圈螺旋相接,四个呈田字分布的金属开口谐振环共用相邻外圈。
3.根据权利要求2所述的级联式去耦芯片,其特征在于,所述方形谐振环包括一个方形金属框,方形金属框相对的两端中部设有开口。
4.根据权利要求3所述的级联式去耦芯片,其特征在于,所述去耦芯片利用低温共烧陶瓷技术、薄膜技术、硅片半导体技术、多层电路板技术中的一种进行集成。
5.根据权利要求4所述的级联式去耦芯片,其特征在于,所述低频去耦单元和高频去耦单元分别工作在820~960MHz和2.5GHz频段内,实现双频段同时去耦。
6.根据权利要求5所述的级联式去耦芯片,其特征在于,所述去耦芯片通过调节金属线的长度,或者变换金属谐振环的结构形式,改变低频去耦单元和高频去耦单元的工作频段。
7.根据权利要求2所述的级联式去耦芯片,其特征在于,所述金属开口谐振环的形状为多边形或圆形。
8.根据权利要求4所述的级联式去耦芯片,其特征在于,所述金属开口谐振环个数设计成四个以上。
9.根据权利要求4所述的级联式去耦芯片,其特征在于,去耦芯片替换设计成多层PCB形式,放置在天线之间进行去耦。
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Legal Events
Date | Code | Title | Description |
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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RJ01 | Rejection of invention patent application after publication | ||
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Application publication date: 20210316 |