CN112466892A

CN112466892A - 存储器、集成电路存储器及制造存储器的方法

Info

Publication number: CN112466892A
Application number: CN202010615444.1A
Authority: CN
Inventors: 吕函庭
Original assignee: Macronix International Co Ltd
Current assignee: Macronix International Co Ltd
Priority date: 2019-09-09
Filing date: 2020-06-30
Publication date: 2021-03-09

Abstract

本发明公开了一种存储器、集成电路存储器及制造存储器的方法，该存储器为基于2T垂直铁电存储单元的装置，包括在第一层中的多个选择栅极线和在第二层中的多个字线，其中具有与这些选择栅极线和这些字线可操作设置的多个垂直通道结构。这些垂直通道结构中存储单元的一垂直通道结构系正交设置相对于对应的选择栅极线和对应的字线，并且形成用于垂直选择晶体管和垂直铁电存储晶体管的通道。铁电材料系设置在垂直通道结构和对应的字线之间的交叉点处。栅极介电质材料系设置在垂直通道结构和对应的选择栅极线之间的交叉点处。NOR架构存储器系使用2T垂直铁电存储单元。

Description

存储器、集成电路存储器及制造存储器的方法

技术领域

本发明涉及存储器技术领域，具体涉及一种基于铁电FET的非易失性存储器以及配置其的集成电路、制造存储器的方法。

背景技术

作为一种非易失性存储器，铁电场效晶体管(ferroelectric field-effecttransistor，FeFET)已被研究一段时间。参照Lue等人″Device Modeling ofFerroelectric Memory Field-Effect Transistor(FeMFET)，″IEEE Transactions onElectron Devices，Vol.49，No.10，October 2002.。

期望提供一种基于FeFET的存储器架构，以支持高密度和低功率操作。

发明内容

描述一种适合于低功率、高密度实施方式的铁电存储器(ferroelectricmemory)。本文所述的存储器包括多个两个晶体管(「2T」)垂直铁电存储单元(twotransistor vertical ferroelectric memory cells)，其中每个存储单元包括在位线(bit line)和参考线(reference line)的间串联的垂直选择晶体管(vertical selecttransistor)和垂直铁电存储晶体管(vertical ferroelectric memory transistor)。

多个2T垂直铁电存储单元可使用第一层中的多个选择栅极线(select gatelines)和第二层中的多个字线(word lines)以叠层方式设置，其中多个垂直通道结构系与这些选择栅极线和这些字线可操作地设置。多个中的存储单元的垂直通道结构系正交设置相对于对应的选择栅极线和对应的字线，并且形成用于垂直选择晶体管和垂直铁电存储晶体管的通道。铁电材料(ferroelectric material)系设置于垂直通道结构和对应的字线之间的交叉点处。栅极介电质材料(gate dielectric material)系设置于垂直通道结构和对应的选择栅极线之间的交叉点处。

铁电存储晶体管可具有环绕式栅极结构(gate-all-around structure)，其中垂直通道结构系穿过于和被围绕于对应的字线。在其他实施例中，铁电存储晶体管可具有单一栅极垂直通道结构(single gate，vertical channel structure)，其中在垂直通道结构的平截头体(frustum)的相对侧上所形成的存储晶体管系对齐于字线的层，其中第一字线在一侧上且第二字线在另一侧上。在又其他实施例中，铁电存储晶体管可具有单一栅极垂直通道结构，其中存储晶体管形成在半圆柱形垂直通道结构(例如，分离的圆柱形垂直通道结构的相对侧)上。

存储单元可仅具有两个晶体管(垂直选择晶体管和垂直铁电存储晶体管)，而于参考线和位线之间不具有其他有源元件(active component)。

铁电材料可包含二氧化铪(hafnium oxide)，包括例如掺硅的二氧化铪(silicon-doped hafnium oxide)和掺锆的二氧化铪(zirconium-doped hafnium oxide)。

在阵列CuA技术下使用例如CMOS于具有位于存储器阵列下方的逻辑电路的薄集成电路结构(thin integrated circuit structure)中，以实现本文所述的存储器阵列。也可通过覆盖存储器阵列的逻辑电路来实现替代方案。这些技术可减小配置本文所述的存储器技术的实施集成电路所需的芯片尺寸(die size)。

一般而言，描述2T垂直单元NOR存储技术系基于铁电存储材料。基于此技术的存储器可以低功率、高速度运行，且其编程和擦除操作可抵抗过度擦除和过度编程的情况。描述适合用于高密度集成电路中实施的2T垂直单元NOR存储器技术。

通过阅读下面的附图、详细说明和权利要求书保护范围，可看见本发明的其他方面和优点。

附图说明

图1是本文所述的2T垂直铁电存储单元的简化图；

图2是本文所述的2T垂直铁电存储单元的环绕式栅极(gate-all-around)实施例的简化立体图；

图3是根据本文所述的实施例的环绕式栅极2T垂直铁电存储单元(gate allaround 2T vertical ferroelectric memory cells)的所有栅极的阵列的分布图；

图4A是根据替代实施例的具有半圆柱形垂直通道结构的2T垂直铁电存储单元的阵列的分布图；

图4B是根据替代实施例的2T垂直铁电存储单元的阵列的分布图，其中单一栅极垂直通道结构在垂直通道结构的相对侧上具有存储单元；

图5A、图5B、图5C、图5D、图5E、图5F、图5G、图5H、图5I、图5J、图5K、图5L示出本文所述的存储单元的制造过程中的阶段；

图6标出具有实心插塞垂直通道结构(solid plug vertical channelstructure)的2T垂直存储单元的替代实施例；

图7标出包括具有空心垂直通道结构(vertical channel structure with ahollow core)的2T垂直存储单元的另一替代实施例；

图8A是在集成电路上具有本文所述的逻辑电路的存储器阵列的阵列实施下的CMOS的简化图；

图8B是类似于图8A的集成电路的简化分布图；

图9是在集成电路上具有覆盖本文所述的存储器阵列的逻辑电路的实施例的简化图；

图10是包括多个2T垂直铁电存储单元的NOR架构存储器阵列的一部分的示意性电路图；

图11是说明用于本文所述的2T垂直铁电存储器阵列的编程、擦除和读取操作的偏置条件(biasing conditions)的表；及

图12是包括2T垂直FeFET存储器阵列的集成电路的简化方块图。

【符号说明】

100：主体

110：字线导体

110T：铁电存储单元晶体管

115：铁电存储材料

120：选择栅极导体

120T：选择栅极晶体管

125：栅极介电体材料

147：位线

148：接触插塞

149：参考线导体

150：垂直通道结构

151，152，153，155：区域

211，212，213，214，261，262，263，264：垂直通道结构

221，222：字线导体

233，234：连接器

291，292：位线

261C，262C，263C，264C：接触窗

333，334，433，434：连接器

361，362，363，364：垂直通道结构

361C，362C，363C，364C：接触窗

375，376，377，378：狭缝

381，382，383，384，385，386：字线导体

391，392：位线

440，441，442，443：沟道

450：铁电材料层

451：通道材料

475，477，478：孔

481，482，483，484，485，486：字线

491，492：位线

495，496：垂直通道结构

461C，462C，463C，464C：接触窗

505：氧化硅层

510：牺牲层

512，522：绝缘层

520：导电层

530：孔

531：底部

540：参考线导体

551，552，553：衬垫氧化物

560：间隔件材料

561：间隔件

562：顶部

580：半导体插塞

581：多晶硅层

582：插塞结构

588：狭缝

590：导电材料

591：绝缘衬垫侧壁

592：字线导体

594：界面层

595：铁电材料层

596：氮化钛层

680：外延硅体

681：顶表面

780：层

781，782：薄通道半导体层

783：插塞结构

800：CMOS电路

810，811：垂直通道结构

812，813：导电元件

820，821，822，823：垂直接触插塞

830：位线

840：参考线

850：集成电路

851：CMOS电路

852：2T垂直铁电存储器阵列

853：区域

900：CMOS电路

910：电路存储器装置

950：列译码器

951：选择栅极线

952：字线

960：2T垂直铁电存储器阵列

963：页面缓冲器

964：位线

965：线

966：数据路径电路

967：线

968：偏置装置电源电压

969：控制器

971：线

972：数据输入/输出线

974：电路

1010：字线

1011：选择栅极线

1012：字线

1013：选择栅极线

1020：铁电晶体管

1021：选择晶体管

A，B，C，D：存储单元

BL0：位线

BL1：位线

CSL：公共源极线

SGL：选择栅极线

WL：字线

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

参照图1至图12，提供本发明的实施例的详细描述。

图1系示出垂直通道、双晶体管铁电存储单元(two-transistor ferroelectricmemory cell)。存储单元可形成于集成电路衬底上，在其上具有参考线导体149。在所示的示例中，参考线导体149可包括任何合适的导电材料，如图所示的导电材料包括在半导体的p型主体100中的n型掺杂半导体区域，其可包括集成电路芯片的体半导体，位于绝缘体上的半导体层，或其他类型的导体结构。垂直通道结构150系设置在参考线导体149上，且垂直通道结构150系电接触于参考线导体149。

在此示例中，垂直通道结构150正交地延伸穿过选择栅极导体120和字线导体110。接触插塞148系接触于垂直通道结构150的顶部，并将垂直通道结构150连接至覆盖其上的位线147。在此示例中，从垂直通道结构150的顶部至覆盖其上的位线147的连接系无源的(passive)，而没有介入例如晶体管或二极管的有源装置(active device)。在这种意义上，垂直通道导体150系电接触于覆盖其上的位线147。

栅极介电体125系设置在区域153中的选择栅极导体120和垂直通道结构150之间。因此，设置在垂直通道结构150上的选择栅极晶体管120T可用于连接或不连接垂直通道结构至参考线导体149。

铁电存储材料115系设置于区域152中字线导体110和垂直通道结构150之间。因此，铁电存储单元晶体管110T系设置在垂直通道结构150上，并且可用于存储数据作为铁电存储材料115的残余极性的函数(function)。于一些实施例中，铁电材料可包括二氧化铪(hafnium oxide)，例如掺杂硅的二氧化铪(silicon-doped hafnium oxide)和掺杂锆的二氧化铪(zirconium-doped hafnium oxide)。也可使用其他铁电材料。

如图1所示，垂直通道结构150可具有区域151，区域151可包括半导体或其他类型的导电插塞或填充物，区域151系配置以电连接于接触插塞148。同样地，垂直通道结构150可被描述为包括区域152，区域152在此示例中包括在垂直通道结构150的圆柱形部分内部的空隙。此空隙是在区域152中的垂直通道结构150的侧壁上形成具有薄体结构的空心核结构(hollow core structure)的结果。垂直通道结构150还包括区域153，区域153系配置以提供选择栅极晶体管120T的主体。在此示例中，垂直通道结构150的区域153系使用半导体材料的实心核(solid core)所实现。垂直通道结构150在所示示例中还包括区域155，区域155系配置以在不介入有源装置的情况下与参考线导体149进行电接触。

图2是如图1所示的双晶体管铁电存储单元的环绕式组态(gate-all-aroundconfiguration)的立体图。在此示例中，对于类似的结构，图1中所使用的元件符号也可用于图2中。如图所示，字线导体110和选择栅极导体120包括导电材料条，导电材料条系由绝缘材料所分离，且导电材料系配置成一叠层。垂直通道结构150系设置在穿过叠层的通孔中。栅极介电体材料125系设置在垂直通道结构150和选择栅极导体120的交叉点处。同样地，铁电存储材料115系设置在字线导体110和垂直通道结构150的交叉点处。在此示例中，参考线导体149系为半导体本体100中的掺杂区域。

在图1及图2所示的示例中，铁电存储晶体管110T系设置在叠层的上层。在其他实施例中，位线可设置在叠层下方，以及铁电存储晶体管可设置在叠层的下层，且选择栅极晶体管120T系设置于存储晶体管与位线之间。

图3是本文所述的2T垂直铁电存储单元阵列的分布图。此分布系为垂直通道结构(例如垂直通道结构211、212、261、262)的阵列，设置成穿过包括字线导体221的叠层。此外，垂直通道结构(例如垂直通道结构213、214、263、264)的阵列系设置成穿过包括字线导体222的叠层。参考线导体(未示出，例如图1的参考线导体149)系设置在垂直通道结构的阵列下方。例如通过填充沟道所形成的连接器233(在此实施例中系为壁形)系接触于穿过字线导体221的垂直通道结构的阵列下方的参考线导体。同样地，连接器234(可如上所述为壁状的)系接触于穿过字线导体222的垂直通道结构的阵列下方的参考线导体。在其他替代方案中，可使用一系列的垂直插塞在上覆导体和参考线导体之间进行连接。

在此示例中，上覆的位线(例如位线291，292)系设置在垂直通道结构的阵列上方。位线291系通过接触窗261C连接到垂直通道结构261，并且通过接触窗263C连接到垂直通道结构263。位线292系通过接触窗262C连接到垂直通道结构262，并且通过接触窗264C连接到垂直通道结构264。

图4A示出基于半圆柱形垂直通道架构的替代实施例。在此实施例中，狭缝375、376、377、378系在叠层中沿圆柱形垂直通道结构的中心线切割出，以形成半圆柱形垂直通道结构。由于这些狭缝，字线导体系被分成字线导体381、382、383、384、385、386。

参考线导体(未示出，例如图1的参考线导体149)系设置在垂直通道结构的阵列下方。例如通过填充沟道所形成的连接器333(在此实施例中系为壁形)系接触于穿过字线的垂直通道结构的阵列下方的参考线导体。同样地，连接器334(可如上所述为壁形)系接触于穿过字线导体222的垂直通道结构的阵列下方的参考线导体。

上覆的位线(例如位线391、392)系设置在垂直通道结构的阵列上方。位线391系通过接触窗361C连接到半圆柱形的垂直通道结构361，其中半圆柱形的垂直通道结构361系耦接于字线导体382。而且，位线391系通过接触窗363C连接到半圆柱形的垂直通道结构363，其中半圆柱形的垂直通道结构363系耦接于字线导体385。

位线392系通过接触窗362C连接到半圆柱形的垂直通道结构362，其中半圆柱形的垂直通道结构362系耦接于字线导体383。而且，位线392系通过接触窗364C连接到半圆柱形的垂直通道结构364，其中半圆柱形的垂直通道结构364系耦接于字线导体386。垂直通道结构系相邻于对应的字线和选择栅极线，但垂直通道结构系不被对应的字线和选择栅极线所围绕，其中垂直通道结构在对应的字线和选择栅极线在交叉点处具有铁电存储晶体管和选择晶体管。

图4B示出基于形成在沟道侧壁上的垂直通道结构的又另一实施例。在此实施例中，沟道440～443系切穿叠层，并且如图5L、图6或图7所示于具有通道材料(例如通道材料451)的结构的存储单元水平中的铁电材料层(例如铁电材料层450)上排成一行。然后，沿着每个沟道切割出一系列的孔(例如孔475、477、478)，以将铁电存储材料层和通道材料层划分为垂直通道结构的阵列，此垂直通道结构的阵列系包括存储单元和开关晶体管于每一层中，其中系包括字线(例如字线481、482、483、484、485、486)于每一层中。

参考线导体系设置在垂直通道结构的阵列下方。连接器433(在此实施例中如上所述为壁形)系接触于垂直通道结构的阵列下方的参考线导体。同样地，连接器434(可如上所述为壁形)系接触于垂直通道结构阵列下方的参考线导体。

垂直通道结构系形成于沟道的相对侧上。举例而言，垂直通道结构495系设置于孔477和478之间的沟道440的侧壁上。此外，相对于垂直通道结构495，垂直通道结构496系设置于孔477和478之间的沟道440的相对侧壁上。如图所示，垂直通道结构的阵列系形成于沟道的侧壁上。

上覆的位线(仅示出位线491、492)系设置在垂直通道结构的阵列上方，以进入阵列中的存储单元。位线491系通过接触窗461C连接到沟道441侧壁上的垂直通道结构，其中沟道441系可操作地耦接于字线482。同样地，位线491系通过接触窗463C连接到沟道443侧壁上的垂直通道结构，其中沟道443系可操作地耦接于字线485。相对于连接到接触窗461C的垂直通道结构，位线492系通过接触窗462C连接到垂直通道结构。连接到接触窗462C的垂直通道结构系可操作地耦接于字线483。同样地，相对于连接到接触窗463C的垂直通道结构，位线492系通过接触窗464C连接到沟道443侧壁上的垂直通道结构，其中沟道443系可操作地耦接于字线486。

垂直通道结构系相邻于对应的字线和选择栅极线，但垂直通道结构系不被对应的字线和选择栅极线所围绕，其中垂直通道结构在对应的字线和选择栅极线在交叉点处具有铁电存储晶体管和选择晶体管。

包括位线和字线以及垂直通道结构的阵列的图3、图4A及图4B中的这些连接模式，可重复以形成大规模的高密度阵列。在一些示例中，阵列可在薄集成电路结构中包括例如4Gb(gigabits)以上的存储器容量。

所示结构系包括多个选择栅极线(selectgatelines)和多个字线(word lines)，其中这些字线系位于叠层的顶层中，其中所示结构具有多个垂直通道结构。这些垂直通道结构中的每个垂直通道结构系正交设置相对于这些选择栅极线中的一对应选择栅极线以形成用于垂直选择晶体管(vertical select transistor)的通道，以及正交设置相对于这些字线中的一对应字线以形成用于垂直铁电存储晶体管(vertical ferroelectricmemory transistor)的通道。在图3的实施例中，这些垂直通道结构中的每个垂直通道结构系正交设置相对于和被围绕于这些选择栅极线中的一对应选择栅极线以形成用于垂直选择晶体管的通道，以及正交设置相对于和被围绕于这些字线中的一对应字线以形成用于垂直铁电存储晶体管的通道。

图5A至图5L示出可用于形成2T垂直铁电存储单元的一示例性制造方法中的阶段，其中2T垂直铁电存储单元可配置于NOR架构存储器阵列中。在此示例中，此方法系如具有叠层的形成的图5A所示开始，叠层的形成系包括牺牲层510(例如氮化硅)于导电层520(例如掺杂的多晶硅或其他合适的栅极导体)上，牺牲层510和导电层520系于具有参考线导体的半导体衬底上通过绝缘层512、522(例如氧化硅)所分开。参考线导体540可包括n型掺杂硅衬底。此外，在牺牲层510的顶部上形成氧化硅层505。

图5B示出形成孔(例如孔530)之后的结构，在其中形成穿过叠层的垂直通道结构，从而暴露参考线导体540。图5C标出在热氧化之后的结构或在牺牲层510处形成衬垫氧化物553和在导电层520处形成衬垫氧化物552的其他工艺之后的结构。此外，在此示例性工艺中，衬垫氧化物551系形成于孔的底部，并在随后的步骤中被去除。

图5D示出在形成覆盖在图5C的结构上的间隔件材料560之后的结构，此结构包括在孔的底部覆盖于衬里氧化物551上。间隔件材料可包括聚合物、氮化硅、多晶硅或其他合适的材料。图5E示出间隔件刻蚀之后的结构，此间隔件刻蚀系从氧化物层505的顶部562和孔的底部531去除间隔件材料。间隔件刻蚀允许去除孔底部的衬垫氧化物551，同时在牺牲层510和导电层520的侧壁上留下衬垫氧化物553、552。

图5F示出去除间隔件561之后的结构，其中硅衬垫氧化物552和553系保留在侧壁上。

图5G示出在孔中形成半导体插塞580，其中半导体插塞580系填充至导电层520的顶表面的水平，且半导体插塞580系略微在导电层520的顶表面的水平之上。半导体插塞580可通过硅的选择性外延生长(selective epitaxial growth of silicon)所形成，例如通过将硅种晶于参考线导体540中。这与参考线导体540形成了良好的电接触。导电层520的侧壁上的衬垫氧化物552系用作选择栅极晶体管的栅极氧化物。

图5H标出在上述结构上形成薄的多晶硅层581之后的结构，其中此薄的多晶硅层581系内衬于孔的侧壁上。多晶硅层581为铁电存储单元提供一个薄的多晶硅通道，以形成在孔的此水平处。如图5I所示，垂直通道结构的顶部被插塞结构582所填充，其中插塞结构582系可通过沉积多晶硅层并随后进行回蚀(etch back)或化学机械抛光步骤来形成。此工艺系于牺牲层510的水平处通道多晶硅层581内插塞结构582的下方留下了空隙或空心。

图5J标出已水平延伸的结构，以允许观察到相邻于垂直通道结构的狭缝588或孔阵列或其他型态的开口。狭缝588可对应于其中可形成如图3所示的连接器233的沟道。

图5K示出下一步骤，其中通过狭缝588去除牺牲层510处的牺牲材料，在顶部氧化物层505和中间氧化物层下方及导电层520上方产生开口，并于垂直通道结构的通道多晶硅层581上暴露出硅衬垫氧化物553。

图5L标出在形成存储材料层、用于形成字线的存储栅极材料以及在狭缝588中的绝缘衬垫侧壁591和导电材料590之后的结构。此工艺可包括形成界面层594，例如氮化硅、或其他与硅衬垫氧化物553接触的介电体、或如果衬垫氧化物553被去除的其他与薄通道半导体层581接触的介电体。铁电材料层595(例如掺硅的二氧化铪(silicon-doped hafniumoxide)或掺锆的二氧化铪(zirconium-doped hafnium oxide))系通过开口而沉积于界面层594的顶部。此后，可形成氮化钛层596或其他缓冲导体。这提供了适用于存储数据的铁电存储器结构的元件。通过形成掺杂二氧化铪(hafniumoxide)的铁晶体管结构，此阶段的结构可暴露于沉积后退火中以激活铁电材料。在沉积后退火之后，可以沉积钨或其他金属栅极字线材料层，以填充氧化物层505和导电层520顶部的氧化物层之间的空隙。最后，可刻蚀此孔以去除此孔。从存储材料的形成中去除多余的材料，通过氧化或沉积形成绝缘衬垫侧壁591，并且沉积例如多晶硅的导电材料590或例如钨的金属，以与下面的掺杂半导体形成接触基线540。绝缘衬垫侧壁591系将孔中的导电材料590与导电层520和字线材料592隔离开。

图5L所示的结构系示出2T垂直铁电存储单元，其在导电层520的水平上具有用于选择栅极的外延硅体，而空心系提供了用于存储器栅极的薄通道多晶硅体于字线导体592的水平。

图6及图7标出替代的结构。在图6中，通过选择性外延生长(selective epitaxialgrowth)所生长的外延硅体680系用作铁电存储晶体管和选择栅极晶体管两者的半导体主体，其中系使用化学机械抛光或其他技术而将顶表面681平坦化。在此实施例中，系提供具有用于选择栅极晶体管和存储栅极晶体管的外延硅体680的2T垂直铁电存储单元，其相较于使用薄通道结构，其系可具有相对较高的漏极饱和电流Idsat(drain saturationcurrentIdsat)且分布更紧密。

图7标出一实施例，其中薄通道半导体层781、782系用于铁电存储晶体管和选择栅极晶体管，其中孔底部的层780系与参考线导体540接触；以及在顶表面处的插塞结构783。

顶表面(包括图5L中的插塞结构582、图6中的外延硅体680的顶表面681以及图7中的插塞结构783)系配置以用于连接至上覆的位线，例如图1所示的通过夹层插塞或其他连接器。

图5A至图5L所示方法可调整以产生如图4A所示的半圆柱形的垂直通道结构。可使用一调整，其系有关于在图5I所示阶段进行对准于结构中的垂直通道结构的狭缝刻蚀。此系将垂直通道分为第一和第二半圆柱形的垂直通道结构，其中每一者均具有选择栅极晶体管和存储栅极晶体管。可将相似的技术应用于图6和图7所示的结构中，以实现半圆柱形的垂直通道结构。

图8A示出一实施例，其中2T垂直铁电存储单元的阵列系实施于CMOS电路800上，其中CMOS电路800系用于同一集成电路上的实施逻辑电路。举例而言，以NOR架构配置的2T垂直存储单元的阵列可实施于薄结构(包括参考线导体540、选择栅极线、字线以及上覆位线)中。此系可以部分或完全覆盖CMOS电路的方式促进阵列的实施，从而允许有效利用集成电路上的面积。

如图8所示，CMOS电路800系位于参考线导体540下方。垂直通道结构810、811的阵列系设置在参考线导体540上方并与参考线导体540接触。如上所述，每个存储单元中的铁电存储晶体管和选择栅极晶体管系设置于垂直通道结构810、811和字线的交叉点处。而且，导电元件812、813系连接到底层的参考线导体540。上覆的位线(例如位线830)系通过垂直接触插塞820、821分别地连接到垂直通道结构810、811。在此示例中，上覆的参考线840系分别地通过垂直接触插塞822、823连接到导电元件812、813。

图8B系为集成电路850的简化分布图，其具有设置在集成电路850上CMOS电路851上方的层中的2T垂直铁电存储器阵列852。CMOS电路实施例(例如阵列的译码器或读出放大器)以及其他电路系适合特定实现需求。在此示例中，其他外围电路和输入输出焊盘(input-output pads)系配置在区域853中的集成电路850上。利用CMOS阵列下的如本文所述的2T垂直单元、或架构、铁电存储器，可提供大量节省的芯片尺寸(die size)。本文所述的存储器技术的低功率、高速度的操作使其适合于多种集成电路应用。

图9示出又一实施例，本文所述的2T垂直单元、NOR架构铁电存储器可实施于集成电路上的CMOS电路下面。在此示例中，使用与图8A中所示相同的元件符号来说明存储器技术。与图9的区别在于，CMOS电路900系位于金属层上，其中金属层系用于实施存储器阵列中的位线和参考线。

本文所述的薄阵列结构可叠层在多个存储器平面中，以提供高密度的3D存储器装置。

图10是使用如本文所述的铁电存储单元晶体管的2T NOR阵列的示意性电路图。在此示例中，具有四个双晶体管铁电存储单元：存储单元A、存储单元B、存储单元C以及存储单元D。每个存储单元包括与选择晶体管(例如1021)串联的铁电晶体管(例如铁电晶体管1020)。在没有任何中间有源装置的简洁实施例中，铁电晶体管(例如铁电晶体管1020)系连接到位线。在没有任何中间有源装置的简洁实施例中，选择晶体管(例如选择晶体管1021)系连接到公共源极在线。

存储单元A-D系设置在位线BL0和BL1与一或多个公共源极线CSL之间。字线WL1010系耦合于存储单元C和D中的铁电晶体管，存储单元C和D中的铁电晶体管系分别地耦合于位线BL0和BL1。同样地，选择栅极线SGL 1011系耦合于存储单元C和D中的选择晶体管，存储单元C和D中的选择晶体管系耦合于公共源极线CSL。字线WL 1012系耦合于存储单元A和B中的铁电晶体管，存储单元A和B中的铁电晶体管系分别地耦合于位线BL0和BL1。同样地，选择栅极线SGL 1013系耦合于存储单元A和B中的选择晶体管，存储单元A和B中的选择晶体管系耦合于公共源极线CSL。

图10所示的阵列系由集成电路上的偏置电路和控制逻辑所控制，以进行读取、编程和擦除的操作。图11中的表格系说明此类操作的典型偏置条件(biasing conditions)。

对于编程操作，电场可建立横跨于字线和位线之间。因此，在编程操作中，用于选择的和未选择的存储单元的选择栅极线可被偏置在0伏特，并且处于不导电的截止状态。选择的存储单元的的字线可被偏置在正5伏特至正8伏特的量级的电压上。未选择的字线可保持为0伏特。选择的存储单元上的位线(漏极)可偏置为0伏特，而未选择的存储单元上的位线可偏置为Vpgm/2，例如，选择栅极的实施系允许相对较低的隧穿效应阈值(low punchthrough threshold)。公共源极线同样可保持为0伏特。此编程偏置将导致选择的存储单元被编程为低Vt阈值，此阈值系可小于0伏特。

对于擦除操作，可实施块擦除操作(block erase operation)。对于块擦除，选择的块中的字线可被偏置在约负5伏特，而选择的块中的位线被偏置在约正5伏特。选择栅极线可被偏置在约0伏特，使其在此操作中保持关闭状态。同样地，公共源极线可被偏置在约0伏特。在横跨位线和字线之间的分电压的使用系可在铁电存储单元上产生有效的负10伏特。此施加的电场将引起高阈值擦除状态。

读取操作可为低电压和低功率的。举例而言，对于读取操作，用于选择的存储单元的选择栅极线可被偏置在约1伏特或例如1.8伏特的外部施加VCCQ等级。此系允许无需电荷泵(charge pump)的读取操作。未选择的选择栅极线可被偏置在约0伏特。

选择的字线可被偏置在约0伏特，且未选择的字线可被偏置在约0伏特。由于编程的状态阈值可小于0伏特，因此实现了低压读取。在没有电荷泵下，选择的存储单元的位线或漏极可被偏置在约1伏特或VCCQ，而未选择的位线可被偏置在约0伏特。同样地，在读取期间，公共源极线CSL可被偏置在约0伏特。

由于双晶体管NOR阵列中的选择栅极，过度编程(阈值太低)或过度擦除状态(阈值太高)不会导致泄漏或其他类型的操作问题。此系降低了阵列操作所需的程序和擦除算法的复杂性。

图12是集成电路存储器装置910的简化框图，此电路存储器装置910系包括如本文所述的2T垂直铁电存储器阵列960。集成电路包括具有列译码器950的外围电路，列译码器950包括用于与阵列960耦合的选择栅极线951和字线952的驱动器。同样地，外围电路包括耦合到阵列的位线964的页面缓冲器963。此外，地址在线965上施加到页面缓冲器963和列译码器950。在此简化示例中，例如高速缓存(cache memory)的数据路径电路966在线967上耦合到页面缓冲器。数据路径电路966可通过线971耦合到其他电路974，并且耦合到数据输入/输出线972以例如用于芯片外通信。包括偏置装置电源电压968，以应用于如上所述的读取、编程和擦除操作中使用的偏置电压。还包括用于公共源极线或公共源极线(未示出)的偏置电路。

控制器969包括用于执行读取操作、编程操作和擦除操作的逻辑。在各种实施例中，控制器969可包括由专用逻辑、可编程阵列逻辑、通用处理器以及其组合所形成的状态机。

此图式中的另一电路974被标记为「下阵列」。此系表示可在如上所述的阵列960下实施集成电路存储器装置910上的逻辑电路，从而节省芯片面积。

描述一种利用铁电存储器技术的2T垂直存储单元，其可以NOR架构进行配置。铁电存储器可在相对较低的电压下进行操作，包括不需要使用电荷泵或其他芯片上的升压电路下的读取操作。使用双晶体管单元可防止过度擦除和过度编程的情况，从而简化了编程和擦除操作。双晶体管单元可具有多种垂直通道主体结构。在一实施例中，选择栅极系使用通过选择性外延生长所形成的硅的晶体管，而存储栅极系使用薄通道结构。在另一实施例中，两个栅极都可利用外延生长的硅作为晶体管主体。在又一实施例中，选择栅极和存储栅极都可使用薄通道结构。

可实施各种分布分案于垂直通道双晶体管单元，其中垂直通道双晶体管单元系包括环绕式栅极结构(gate-all-around structures)，单一栅极垂直通道结构(single gatevertical channel structures)和半圆柱形垂直通道结构。此外，可在阵列架构下将技术与CMOS相结合，从而节省大量面积。

一般而言，利用铁电存储器技术所提供的技术系具有包含二氧化铪(hafniumoxide)的铁电材料，以适用于低功率、高速的闪存。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种存储器，其中，包括：

多个存储单元，这些存储单元中的每个存储单元包括在一位线和一参考线之间串联的一垂直选择晶体管和一垂直铁电存储晶体管。

2.根据权利要求1所述的存储器，其中，包括：

多个选择栅极线和多个字线；

多个垂直通道结构，这些垂直通道结构中的每个垂直通道结构系正交设置相对于这些选择栅极线中的一对应选择栅极线以形成用于该垂直选择晶体管的通道，以及正交设置相对于这些字线中的一对应字线以形成用于该垂直铁电存储晶体管的通道。

3.根据权利要求1所述的存储器，其中，包括：

多个选择栅极线和多个字线；

多个垂直通道结构，这些垂直通道结构中的每个垂直通道结构系正交设置相对于和被围绕于这些选择栅极线中的一对应选择栅极线以形成用于该垂直选择晶体管的通道，以及正交设置相对于和被围绕于这些字线中的一对应字线以形成用于该垂直铁电存储晶体管的通道。

4.根据权利要求1所述的存储器，其中，该垂直铁电存储晶体管包括一垂直通道、一铁电材料层以及一字线材料层。

5.根据权利要求4所述的存储器，其中，该铁电材料层包括二氧化铪。

6.根据权利要求1所述的存储器，其中，这些存储单元系以NOR架构配置。

7.根据权利要求1所述的存储器，其中，这些存储单元系设置于一衬底上，该衬底包括逻辑电路，以及这些存储单元系设置于覆盖该逻辑电路的一阵列中。

8.根据权利要求1所述的存储器，其中，这些存储单元系以一阵列的形式设置于一衬底上，并且包括覆盖该阵列的逻辑电路。

9.根据权利要求1所述的存储器，其中，包括偏置电路以施加读取、编程和擦除操作于这些存储单元。

10.一种集成电路存储器，其中，包括：

一衬底；

一参考线导体，设置于该衬底上；

一叠层，包括在该衬底上的该参考线导体上的一选择栅极导体层和一字线导体层；

多个垂直通道柱，系正交设置相对于该叠层中的该选择栅极导体层和该字线导体层，并接触该参考线导体；

铁电存储材料，设置于这些垂直通道柱和该字线导体层的交叉点处；

选择栅极介电质材料，设置于这些垂直通道柱和该选择栅极导体层的交叉点处；以及

多个位线，设置于这些垂直通道柱上，并接触这些垂直通道柱。

11.根据权利要求10所述的集成电路存储器，其中，该衬底上的该参考线导体包括一掺杂半导体材料。

12.根据权利要求10所述的集成电路存储器，其中，这些垂直通道柱系被围绕于该选择栅极导体层中的选择栅极导体材料和该字线导体层中的字线导体材料。

13.根据权利要求10所述的集成电路存储器，其中，该选择栅极导体层位于该叠层中的该字线导体层下方。

14.根据权利要求10所述的集成电路存储器，其中，包括控制和偏置电路，系通过施加一电场来设定该铁电存储材料中的一残余极性，以编程数据。

15.根据权利要求10所述的集成电路存储器，其中，包括在该铁电存储材料和这些垂直通道柱之间的一介电层，以及在该铁电存储材料和该字线导体层之间的一导电缓冲层。

16.根据权利要求10所述的集成电路存储器，其中，该铁电存储材料包括二氧化铪。

17.根据权利要求10所述的集成电路存储器，其中，包括以NOR架构设置的这些垂直通道柱。

18.根据权利要求10所述的集成电路存储器，其中，包括逻辑电路，以及其中该叠层覆盖该逻辑电路。

19.根据权利要求10所述的集成电路存储器，包括逻辑电路，以及其中该逻辑电路覆盖该叠层。

20.一种制造一存储器的方法，其中，包括：

形成多个选择栅极线和多个字线；

形成多个垂直通道结构，这些垂直通道结构中的每个垂直通道结构系正交设置相对于这些选择栅极线中的一对应选择栅极线以形成用于一垂直选择晶体管的通道，以及正交设置相对于这些字线中的一对应字线以形成用于一垂直铁电存储晶体管的通道；

形成铁电存储材料于多个垂直通道柱和一字线导体层的交叉点处；以及

形成选择栅极介电质材料于这些垂直通道柱和一选择栅极导体层的交叉点处。