CN112447505B - 自平衡超结结构及其制备方法 - Google Patents
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Abstract
本发明提供一种自平衡超结结构及其制备方法,包括:于第一掺杂类型衬底表面形成初始外延层;于初始外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区;于初始外延层表面形成本征外延层;于本征外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区;重复以上步骤,形成外延层叠层结构再进行热扩散处理,形成自平衡超结结构。外延层叠层结构同一层中的第一掺杂类型离子及第二掺杂类型离子均是通过同一次光刻后进行离子注入实现,所以外延层叠层结构中两种离子总数仅由注入决定,从而光刻线宽的变化不会影响两种离子的平衡关系,大幅降低光刻线宽对两种离子注入量的影响,大幅放宽光刻线宽规范,降低光刻工艺难度,提高工艺容差。
Description
技术领域
本发明涉及半导体结构技术领域,特别是涉及一种自平衡超结结构及其制备方法。
背景技术
超结(Super Junction)结构采用交替的PN结结构取代单一导电类型材料作为漂移区,在漂移区引入了横向电场,使得器件漂移区在较小的关断电压下即可完全耗尽,击穿电压仅与耗尽层厚度及临界电场有关。因此,在相同耐压条件下,超结结构漂移区的掺杂浓度可以提高一个数量级,大大降低了导通电阻。
超结结构能够实现较高的击穿电压关键在于P区域和N区域的电荷平衡,当P区域和N区域的电荷平衡时超结结构可以得到较高的击穿电压,而当P区域和N区域的电荷失去平衡,则会导致击穿电压迅速降低。
目前,超结结构的制备方法主要有两种,一种为深槽刻蚀后外延填充形成,具体为:先在衬底上形成N型(或P型)外延层,并在所述N型(或P型)外延层内形成沟槽;然后再在所述沟槽内形成P型(或N型)填充层以得到超结结构。然而,上述超结结构的制备方法为了实现P区域和N区域的电荷平衡,需要严格控制N型(或P型)外延层浓度、沟槽刻蚀宽度、P型(或N型)填充层浓度等关键参数,并要求这些参数之间相互匹配。然而,对上述关键参数控制要求严格,工艺难度大且工艺兼容性小,使得最终产品的参数波动比较大。另一种为多次外延+注入+退火的方式形成超结结构,但是该制备方法为实现电荷平衡需要通过光刻工艺定义P/N杂质中的一种或两种杂质的注入区域,因此,光刻工艺的线宽波动将会严重的影响电荷平衡,而光刻工艺的线宽控制受多重因素影响,很难做到精确控制。目前的多层外延结构超结工艺对光刻工艺控制要求非常苛刻,工艺难度大且工艺容差性小,最终产品参数波动大。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种自平衡超结结构及其制备方法,用于解决现有技术中多层外延超结结构的制备工艺由于光刻工艺的影响导致控制难度大、容错性小等的问题。
为实现上述目的及其他相关目的,本发明提供一种自平衡超结结构的制备方法,所述制备方法至少包括步骤:
1)提供第一掺杂类型衬底,所述第一掺杂类型衬底具有相对的第一面及第二面,并于所述第一掺杂类型衬底的第一面形成初始外延层;
2)于所述初始外延层表面形成带注入窗口的阻挡层,基于所述注入窗口,采用离子注入工艺于所述初始外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区,所述第一掺杂类型注入区内离子的电荷类型与所述第二掺杂类型注入区内离子的电荷类型相反;
3)去除所述阻挡层,于所述初始外延层表面形成本征外延层;
4)于所述本征外延层表面形成带注入窗口的阻挡层,基于所述注入窗口,采用离子注入工艺于所述本征外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区,所述第一掺杂类型注入区内离子的电荷类型与所述第二掺杂类型注入区内离子的电荷类型相反;
5)重复进行步骤3)~步骤4),形成具有多个第一掺杂类型注入区及多个第二掺杂类型注入区的外延层叠层结构,其中,多个第一掺杂类型注入区沿垂直方向互相对准,多个第二掺杂类型注入区沿垂直方向互相对准;
6)各第一掺杂类型注入区扩散连接贯通形成第一掺杂类型柱,各第二掺杂类型注入区扩散连接贯通形成第二掺杂类型柱,各第二掺杂类型柱之间间隔出第一掺杂类型柱,形成自平衡超结结构,其中,所述第一掺杂类型柱的第一掺杂类型离子总量与所述第二掺杂类型柱的第二掺杂类型离子总量相等;
所述第一掺杂类型为N型,所述第二掺杂类型为P型,或所述第一掺杂类型为P型,所述第二掺杂类型为N型。
可选地,步骤2)中,采用倾斜角离子注入工艺形成所述第一掺杂类型注入区及第二掺杂类型注入区,其中,形成所述第一掺杂类型注入区的第一离子注入束的方向与形成所述第二掺杂类型注入区的第二离子注入束的方向呈正负倾斜关系,且所述第一离子注入束及所述第二离子注入束在所述初始外延层表面的投影与所述阻挡层垂直;步骤4)中,采用倾斜角离子注入工艺形成所述第一掺杂类型注入区及第二掺杂类型注入区,其中,形成所述第一掺杂类型注入区的第一离子注入束的方向与形成所述第二掺杂类型注入区的第二离子注入束的方向呈正负倾斜关系,且所述第一离子注入束及所述第二离子注入束在所述本征外延层表面的投影与所述阻挡层垂直。
进一步地,步骤2)中,所述第一离子注入束与所述初始外延层之间的夹角与所述第二离子注入束与所述初始外延层之间的夹角相等且介于3°~60°之间;步骤4)中,所述第一离子注入束与所述本征外延层之间的夹角与所述第二离子注入束与所述本征外延层之间的夹角相等且介于3°~60°之间。
可选地,步骤2)中,所述注入窗口的宽度介于1μm~10μm之间;步骤4)中,所述注入窗口的宽度介于1μm~10μm之间。
可选地,步骤1)中,所述初始外延层为第一掺杂类型的外延层。
可选地,步骤1)中,所述第一掺杂类型衬底为重掺杂衬底,所述第一掺杂类型衬底的掺杂浓度大于1×e19/cm3。
可选地,步骤1)中,所述初始外延层的厚度介于2μm~20μm之间;步骤3)中,所述本征外延层的厚度介于2μm~12μm之间。
可选地,所述第一掺杂类型注入区中第一掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间,所述第二掺杂类型注入区中第二掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间。
可选地,所述制备方法还包括:于所述第一掺杂类型衬底的第二面进行第二重掺杂类型离子注入的步骤。
本发明还提供一种自平衡超结结构,所述自平衡超结结构由上述自平衡超结结构的制备方法制备而得到。
如上所述,本发明的自平衡超结结构的制备方法通过多次外延工艺加离子注入过程形成外延层叠层结构,外延层叠层结构同一层中的第一掺杂类型离子及第二掺杂类型离子均是通过同一次光刻后进行离子注入实现,即每层中两种离子的平衡仅由注入决定,所以外延层叠层结构中第一掺杂类型离子的离子总数及第二掺杂类型离子的离子总数仅由注入决定,从而光刻线宽的变化不会影响两种离子的平衡关系,大幅降低光刻线宽对两种离子注入量的影响,大幅放宽光刻线宽规范,降低光刻工艺难度,提高工艺容差。
附图说明
图1显示为本发明的自平衡超结结构制备方法的流程示意图。
图2至图10显示为本发明的自平衡超结结构制备方法中各步骤对应的结构示意图。
元件标号说明
10 第一掺杂类型衬底
11 初始外延层
12 阻挡层
120 注入窗口
13 第一掺杂类型注入区
14 第二掺杂类型注入区
15 本征外延层
16 外延层叠层结构
17 第一掺杂类型柱
18 第二掺杂类型柱
20 第一离子注入束
21 第二离子注入束
θ1 第一离子注入束与初始外
延层之间的夹角
θ2 第二离子注入束与初始外
延层之间的夹角
延层之间的夹角
延层之间的夹角
D1 初始外延层的厚度
D2 本征外延层的厚度
L 注入窗口的宽度
S1~S6 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图10。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的型态、数量及比例可为一种随意的改变,且其组件布局型态也可能更为复杂。
如图1至图10所示,本实施例提供一种自平衡超结结构的制备方法,所述制备方法至少包括步骤:
如图1的S1步骤及图2所示,首先进行步骤S1,提供第一掺杂类型衬底10,所述第一掺杂类型衬底10具有相对的第一面及第二面,并于所述第一掺杂类型衬底10的第一面形成初始外延层11。
作为示例,所述第一掺杂类型衬底10可以为但不限于掺杂有第一掺杂类型离子的硅衬底。所述第一掺杂类型的衬底10可以为采用离子注入工艺在衬底中注入第一掺杂类型的离子而形成的衬底。
作为示例,所述第一掺杂类型衬底10为重掺杂的衬底。较佳地,所述第一掺杂类型衬底10的掺杂浓度大于1×e19/cm3。
作为示例,所述初始外延层11为第一掺杂类型的外延层。在一示例中。可以先采用外延工艺在所述第一掺杂类型衬底10的上表面形成本征外延层,然后再通过离子注入工艺在本征外延层内注入第一掺杂类型的离子以形成所述初始外延层11。在另一示例中,可以采用外延工艺直接在所述第一掺杂类型衬底10的上表面外延形成所述初始外延层11。
作为示例,所述初始外延层的厚度D1介于2μm~20μm之间,例如可以是6μm、10μm、14μm或18μm,具体厚度与离子注入浓度由工艺设计决定当所述初始外延层的厚度D1小于2μm时,会导致最后形成的超结结构的耐压效果较差,当所述初始外延层的厚度D1大于20μm时,会导致最后形成的超结结构的导通电阻较高。
如图1的S2步骤及图3至图5所示,接着进行步骤S2,于所述初始外延层11表面形成带注入窗口120的阻挡层12,基于所述注入窗口120,采用离子注入工艺于所述初始外延层11中分别形成第一掺杂类型注入区13及第二掺杂类型注入区14,所述第一掺杂类型注入区13内离子的电荷类型与所述第二掺杂类型注入区14内离子的电荷类型相反。
需要说明的是,图4及图5中的箭头表示离子注入的方向;形成的所述第一掺杂类型注入区13及第二掺杂类型注入区14可间隔预设距离或有部分重叠,这里所述预设距离及重叠距离由具体工艺设计决定。
作为示例,形成所述第一掺杂类型注入区13及所述第二掺杂类型注入区14包括如下步骤:
2-1),于所述初始外延层11的上表面形成阻挡层12(未图示);
2-2),采用光刻刻蚀所述阻挡层12,以在所述阻挡层12内形成注入窗口120,所述注入窗口120定义出后续离子注入工艺的形状及位置,较佳地,采用光刻刻蚀将所述阻挡层12刻蚀为条形,如图3所示;
2-3),基于所述注入窗口120,采用离子注入工艺于所述初始外延层11中形成第一掺杂类型注入区13,如图4所示;
2-4),基于所述注入窗口120,采用离子注入工艺于所述初始外延层11中形成第二掺杂类型注入区14,如图5所示。
这里需要说明的是,步骤2-3)及步骤2-4)的顺序可以互换,即步骤2-2)结束后可以先进行步骤2-4),再进行步骤2-3)。
如图4及图5所示,作为示例,采用倾斜角离子注入的离子注入工艺形成所述第一掺杂类型注入区13及第二掺杂类型注入区14,其中,形成所述第一掺杂类型注入区13的第一离子注入束20的方向与形成所述第二掺杂类型注入区14的第二离子注入束21的方向呈正负倾斜关系,且所述第一离子注入束20及所述第二离子注入束21在所述初始外延层11表面的投影与所述阻挡层12垂直。较佳地,所述第一离子注入束20与所述初始外延层11之间的夹角θ1与所述第二离子注入束21与所述初始外延层11之间的夹角θ2相等,且θ1、θ2介于3°~60°之间。
这里需要说明的是,上述所述正负倾斜关系可以这样理解,在图4及图5中定义自所述初始外延层11的左边向右边为正方向,则所述第一离子注入束20的方向为正倾斜方向,所述第二离子束21的方向为负倾斜方向;也可在图4及图5中定义自所述初始外延层11的右边向左边为正方向,则所述第一离子注入束20的方向为负倾斜方向,所述第二离子束21的方向为正倾斜方向。所以不论以所述初始外延层11的哪边为正方向,只要满足所述第一离子注入束20的方向与所述第二离子注入束21的方向呈正负倾斜关系即可,所述第一离子注入束20的倾斜方向与所述第二离子注入束21的倾斜方向可以相同也可以不同。
作为示例,所述注入窗口的宽度L介于1μm~10μm之间,例如可以是3μm、5μm或7μm。
作为示例,所述第一掺杂类型注入区13中第一掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间,所述第二掺杂类型注入区14中第二掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间。
如图1的S3步骤及图6所示,接着进行步骤S3,去除所述阻挡层12,于所述初始外延层11表面形成本征外延层15。
作为示例,所述本征外延层15的厚度介于2μm~12μm之间,例如可以是6μm、8μm或10μm,具体厚度由工艺设计决定。
如图1的S4步骤及图7至图8所示,然后进行步骤S4,于所述本征外延层15表面形成带注入窗口120的阻挡层12,基于所述注入窗口120,采用离子注入工艺于所述本征外延层15中分别形成第一掺杂类型注入区13及第二掺杂类型注入区14,所述第一掺杂类型注入区13内离子的电荷类型与所述第二掺杂类型注入区14内离子的电荷类型相反。
需要说明的是,图7及图8中的箭头表示离子注入的方向;形成的所述第一掺杂类型注入区13及第二掺杂类型注入区14可间隔预设距离或有部分重叠,这里所述预设距离及重叠距离由具体工艺设计决定。
作为示例,形成所述第一掺杂类型注入区13及所述第二掺杂类型注入区14包括如下步骤:
4-1),于所述本征外延层15的上表面形成阻挡层12(未图示);
4-2),采用光刻刻蚀所述阻挡层12,以在所述阻挡层12内形成注入窗口120,所述注入窗口120定义出后续离子注入工艺的形状及位置,较佳地,采用光刻刻蚀将所述阻挡层12刻蚀为条形;
4-3),基于所述注入窗口120,采用离子注入工艺于所述本征外延层15中形成第一掺杂类型注入区13,如图7所示;
4-4),基于所述注入窗口120,采用离子注入工艺于所述本征外延层15中形成第二掺杂类型注入区14,如图8所示。
这里需要说明的是,步骤4-3)及步骤4-4)的顺序可以互换,即步骤4-2)结束后可以先进行步骤4-4),再进行步骤4-3)。
如图7及图8所示,作为示例,采用倾斜角离子注入的离子注入工艺形成所述第一掺杂类型注入区13及第二掺杂类型注入区14,其中,形成所述第一掺杂类型注入区13的第一离子注入束20的方向与形成所述第二掺杂类型注入区14的第二离子注入束21的方向呈正负倾斜关系,且所述第一离子注入束20及所述第二离子注入束21在所述本征外延层15表面的投影与所述阻挡层12垂直。较佳地,所述第一离子注入束20与所述本征外延层15之间的夹角与所述第二离子注入束21与所述本征外延层15之间的夹角相等,且介于3°~60°之间。
这里需要说明的是,上述所述正负倾斜关系可以这样理解,在图7及图8中定义自所述本征外延层15的左边向右边为正方向,则所述第一离子注入束20的方向为正倾斜方向,所述第二离子束21的方向为负倾斜方向;也可在图4及图5中定义自所述本征外延层15的右边向左边为正方向,则所述第一离子注入束20的方向为负倾斜方向,所述第二离子束21的方向为正倾斜方向。所以不论以所述初始外延层11的哪边为正方向,只要满足所述第一离子注入束20的方向与所述第二离子注入束21的方向呈正负倾斜关系即可,所以第一离子注入束20的倾斜方向与所述第二离子注入束21的倾斜方向可以相同也可以不同。
作为示例,所述注入窗口的宽度L介于1μm~10μm之间,例如可以是3μm、5μm或7μm。
作为示例,所述第一掺杂类型注入区13中第一掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间,所述第二掺杂类型注入区14中第二掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间。
如图1的S5步骤及图9所示,接着进行步骤S5,重复进行步骤S3~步骤S4,形成具有多个第一掺杂类型注入区13及多个第二掺杂类型注入区14的外延层叠层结构16,其中,多个第一掺杂类型注入区13沿垂直方向互相对准,多个第二掺杂类型注入区14沿垂直方向互相对准。
这里需要说明的是,所述外延层叠层结构16每层中形成的所述第一掺杂类型注入区13的离子注入剂量与第二掺杂类型注入区14的离子注入剂量可以相同也可以不同,只要满足所述外延层叠层结构16中多个所述第一掺杂类型注入区13的离子注入总剂量与多个第二掺杂类型注入区14的离子注入总剂量相同即可;当然从易于工艺控制角度出发,也可将所述外延层叠层结构16每层中形成的所述第一掺杂类型注入区13的离子注入剂量与第二掺杂类型注入区14的离子注入剂量设置为相同。本实施例的所述外延层叠层结构16是通过多次外延工艺加离子注入过程形成,同一层中第一掺杂类型离子及第二掺杂类型离子均是通过同一次光刻后进行注入实现,即每层中两种离子的平衡仅由注入决定,所以外延层叠层结构16中第一掺杂类型离子的离子总数及第二掺杂类型离子的离子总数仅由注入决定,从而光刻线宽的变化不会影响两种离子的平衡关系,大幅降低光刻线宽对两种离子注入量的影响,大幅放宽光刻线宽规范,降低光刻工艺难度,提高工艺容差。
作为示例,所述外延层叠层结构16中各层所述本征外延层15的厚度D2可以相同也可以不相同,由工艺设计需求决定。
如图1的S6步骤及图10所示,最后进行步骤S6,各第一掺杂类型注入区13扩散连接贯通形成第一掺杂类型柱17,各第二掺杂类型注入区14扩散连接贯通形成第二掺杂类型柱18,各第二掺杂类型柱18之间间隔出第一掺杂类型柱17,形成自平衡超结结构,其中,所述第一掺杂类型柱17的第一掺杂类型离子总量与所述第二掺杂类型柱18的第二掺杂类型离子总量相等。
这里需要说明的是,第一掺杂类型注入区13扩散连接贯通形成第一掺杂类型柱17,及第二掺杂类型注入区14扩散连接贯通形成第二掺杂类型柱18可通过热退火等热过程实现离子的扩散;也可是在离子注入形成各所述第一掺杂类型注入区13及第二掺杂类型注入区14时已实现离子的扩散连接。
如图10所示,作为示例,当所述初始外延层11为第一掺杂类型的外延层时,所述第一掺杂类型柱17与所述初始外延层11会连接在一起。
所述第一掺杂类型柱17与所述初始外延层11的离子掺杂浓度可以相同也可以不同,根据具体器件的工艺设计需求调整热扩散条件即可。
作为示例,所述第一掺杂类型柱17的第一掺杂类型离子平均浓度及所述第二掺杂类型柱18的第二掺杂类型离子平均浓度介于1×e14/cm3~1×e16/cm3之间。
作为示例,本实施例中的所述第一掺杂类型为N型,所述第二掺杂类型为P型,或所述第一掺杂类型为P型,所述第二掺杂类型为N型。其中,N型的掺杂离子可以选择为磷(P),砷(As),锑(Sb)等V族元素,P型的掺杂离子可以选择为硼(B),稼(Ga)等。
如图1至图10所示,本实施例还提供一种自平衡超结结构,所述自平衡超结结构由上述自平衡超结结构的制备方法制备而得到。
此外,本发明还提供一种半导体器件,其包含本实施例中的自平衡超结结构。
作为示例,结合MOSFET制造的其他常规步骤,从而形成超结MOSFET结构。
作为示例,还可在所述第一掺杂类型衬底10的第二面进行第二重掺杂类型离子注入,结合IGBT制造的其他常规步骤,从而形成含超结结构的IGBT。
此外,还可形成其他含所述自平衡超结结构的其他半导体器件等。
综上所述,本发明的自平衡超结结构的制备方法通过多次外延工艺加离子注入过程形成外延层叠层结构,外延层叠层结构同一层中的第一掺杂类型离子及第二掺杂类型离子均是通过同一次光刻后进行离子注入实现,即每层中两种离子的平衡仅由注入决定,所以外延层叠层结构中第一掺杂类型离子的离子总数及第二掺杂类型离子的离子总数仅由注入决定,从而光刻线宽的变化不会影响两种离子的平衡关系,大幅降低光刻线宽对两种离子注入量的影响,大幅放宽光刻线宽规范,降低光刻工艺难度,提高工艺容差。所以,本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种自平衡超结结构的制备方法,其特征在于,所述制备方法至少包括步骤:
1)提供第一掺杂类型衬底,所述第一掺杂类型衬底具有相对的第一面及第二面,并于所述第一掺杂类型衬底的第一面形成初始外延层;
2)于所述初始外延层表面形成带注入窗口的阻挡层,基于所述注入窗口,采用离子注入工艺于所述初始外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区;
3)去除所述阻挡层,于所述初始外延层表面形成本征外延层;
4)于所述本征外延层表面形成带注入窗口的阻挡层,基于所述注入窗口,采用离子注入工艺于所述本征外延层中分别形成第一掺杂类型注入区及第二掺杂类型注入区;
5)重复进行步骤3)~步骤4),形成具有多个第一掺杂类型注入区及多个第二掺杂类型注入区的外延层叠层结构,其中,多个第一掺杂类型注入区沿垂直方向互相对准,多个第二掺杂类型注入区沿垂直方向互相对准;
6)各第一掺杂类型注入区扩散连接贯通形成第一掺杂类型柱,各第二掺杂类型注入区扩散连接贯通形成第二掺杂类型柱,各第二掺杂类型柱之间间隔出第一掺杂类型柱,形成自平衡超结结构,其中,所述第一掺杂类型柱的第一掺杂类型离子总量与所述第二掺杂类型柱的第二掺杂类型离子总量相等;
所述第一掺杂类型为N型时,所述第二掺杂类型为P型,或所述第一掺杂类型为P型时,所述第二掺杂类型为N型。
2.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:步骤2)中,采用倾斜角离子注入工艺形成所述第一掺杂类型注入区及第二掺杂类型注入区,其中,形成所述第一掺杂类型注入区的第一离子注入束的方向与形成所述第二掺杂类型注入区的第二离子注入束的方向呈正负倾斜关系,且所述第一离子注入束及所述第二离子注入束在所述初始外延层表面的投影与所述阻挡层垂直;步骤4)中,采用倾斜角离子注入工艺形成所述第一掺杂类型注入区及第二掺杂类型注入区,其中,形成所述第一掺杂类型注入区的第一离子注入束的方向与形成所述第二掺杂类型注入区的第二离子注入束的方向呈正负倾斜关系,且所述第一离子注入束及所述第二离子注入束在所述本征外延层表面的投影与所述阻挡层垂直。
3.根据权利要求2所述的自平衡超结结构的制备方法,其特征在于:步骤2)中,所述第一离子注入束与所述初始外延层之间的夹角与所述第二离子注入束与所述初始外延层之间的夹角相等且介于3°~60°之间;步骤4)中,所述第一离子注入束与所述本征外延层之间的夹角与所述第二离子注入束与所述本征外延层之间的夹角相等且介于3°~60°之间。
4.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:步骤2)中,所述注入窗口的宽度介于1μm~10μm之间;步骤4)中,所述注入窗口的宽度介于1μm~10μm之间。
5.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:步骤1)中,所述初始外延层为第一掺杂类型的外延层。
6.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:步骤1)中,所述第一掺杂类型衬底为重掺杂衬底,所述第一掺杂类型衬底的掺杂浓度大于1×e19/cm3。
7.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:步骤1)中,所述初始外延层的厚度介于2μm~20μm之间;步骤3)中,所述本征外延层的厚度介于2μm~12μm之间。
8.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于:所述第一掺杂类型注入区中第一掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间,所述第二掺杂类型注入区中第二掺杂类型离子注入剂量介于1×e12/cm2~1×e14/cm2之间。
9.根据权利要求1所述的自平衡超结结构的制备方法,其特征在于,所述制备方法还包括:于所述第一掺杂类型衬底的第二面进行第二重掺杂类型离子注入的步骤。
10.一种自平衡超结结构,其特征在于,所述自平衡超结结构由权利要求1至9中任一项所述的制备方法制备而得到。
11.一种半导体器件,其特征在于,包含权利要求10中的所述自平衡超结结构。
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---|---|---|---|---|
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CN117393586B (zh) * | 2023-12-13 | 2024-04-05 | 合肥晶合集成电路股份有限公司 | 一种功率半导体器件及其制作方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103730355A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种超结结构的制造方法 |
CN104979214A (zh) * | 2015-05-12 | 2015-10-14 | 电子科技大学 | 一种超结结构的制备方法 |
CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航(重庆)微电子有限公司 | 超结结构及其制备方法 |
CN106328532A (zh) * | 2015-07-02 | 2017-01-11 | 北大方正集团有限公司 | 一种超结器件外延片的制作方法及结构 |
CN107507857A (zh) * | 2017-08-10 | 2017-12-22 | 中航(重庆)微电子有限公司 | 自对准超结结构及其制备方法 |
CN108074963A (zh) * | 2016-11-16 | 2018-05-25 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1742259A1 (en) | 2005-07-08 | 2007-01-10 | STMicroelectronics S.r.l. | Semiconductor power device with multiple drain structure and corresponding manufacturing process |
US7645659B2 (en) * | 2005-11-30 | 2010-01-12 | Fairchild Korea Semiconductor, Ltd. | Power semiconductor device using silicon substrate as field stop layer and method of manufacturing the same |
US8841186B2 (en) * | 2010-03-04 | 2014-09-23 | X-Fab Semiconductor Foundries Ag | Manufacturing of a semiconductor device and corresponding semiconductor device |
DE102015106693A1 (de) * | 2015-04-29 | 2016-11-03 | Infineon Technologies Austria Ag | Superjunction-Halbleitervorrichtung mit Übergangsabschlusserstreckungsstruktur und Verfahren zur Herstellung |
CN102947928B (zh) * | 2010-06-17 | 2015-04-01 | 富士电机株式会社 | 半导体器件及其制造方法 |
KR101201382B1 (ko) * | 2010-12-02 | 2012-11-14 | (주) 트리노테크놀로지 | 감소된 셀 피치를 가지는 전력 반도체 소자 |
US8785306B2 (en) | 2011-09-27 | 2014-07-22 | Alpha And Omega Semiconductor Incorporated | Manufacturing methods for accurately aligned and self-balanced superjunction devices |
KR20130078356A (ko) * | 2011-12-30 | 2013-07-10 | 주식회사 동부하이텍 | 반도체 소자의 슈퍼정션 구조 및 형성 방법 |
JP6485034B2 (ja) * | 2014-06-16 | 2019-03-20 | 富士電機株式会社 | 半導体装置の製造方法 |
DE102016110523B4 (de) * | 2016-06-08 | 2023-04-06 | Infineon Technologies Ag | Verarbeiten einer Leistungshalbleitervorrichtung |
DE102016111940B4 (de) | 2016-06-29 | 2019-07-25 | Infineon Technologies Austria Ag | Verfahren zum Herstellen einer Superjunction-Halbleitervorrichtung und Superjunction-Halbleitervorrichtung |
DE102016115759B4 (de) * | 2016-08-25 | 2018-06-28 | Infineon Technologies Austria Ag | Verfahren zum herstellen einer superjunction-halbleitervorrichtung und superjunction-halbleitervorrichtung |
EP3422418B1 (en) | 2017-06-27 | 2022-09-28 | Infineon Technologies Austria AG | Method of manufacturing a superjunction semiconductor device |
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103730355A (zh) * | 2013-12-27 | 2014-04-16 | 西安龙腾新能源科技发展有限公司 | 一种超结结构的制造方法 |
CN104979214A (zh) * | 2015-05-12 | 2015-10-14 | 电子科技大学 | 一种超结结构的制备方法 |
CN106328532A (zh) * | 2015-07-02 | 2017-01-11 | 北大方正集团有限公司 | 一种超结器件外延片的制作方法及结构 |
CN105977161A (zh) * | 2016-06-21 | 2016-09-28 | 中航(重庆)微电子有限公司 | 超结结构及其制备方法 |
CN108074963A (zh) * | 2016-11-16 | 2018-05-25 | 深圳尚阳通科技有限公司 | 超结器件及其制造方法 |
CN107507857A (zh) * | 2017-08-10 | 2017-12-22 | 中航(重庆)微电子有限公司 | 自对准超结结构及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
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Denomination of invention: Self balanced Superjunction Structure and Its Preparation Method Granted publication date: 20221122 Pledgee: Bank of China Limited Chongqing High tech Branch Pledgor: CHINA RESOURCES MICROELECTRONICS (CHONGQING) Co.,Ltd. Registration number: Y2024980041481 |
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