CN112148659B - 数据传输电路 - Google Patents

Abstract

本申请提供了一种数据传输电路，涉及电路设计领域，达到了避免资源浪费的目的。该数据传输电路包括主通信电路和与主通信电路连接的边带电路，边带电路包括：寄存器模块，与主通信电路电连接，用于接收主通信电路写入边带电路的通信数据；边带输入模块，与其它电路连接，用于接收其它电路输入边带电路的输入数据；数据处理模块，与边带输入模块电连接，与寄存器模块电连接，用于基于输入数据与寄存器模块进行数据交互；边带输出模块，与数据处理模块电连接，用于输出数据处理模块从寄存器模块获取的输出数据，从而实现使用边带电路代替主通信电路进行数据传输的目的，能够在一定程度上避免资源浪费。

Description

数据传输电路

技术领域

本申请涉及电路设计领域，特别涉及一种数据传输电路。

背景技术

Universal Serial Bus(通用串行总线)，用于规范电脑与外部设备的连接和通讯。USB4是目前最新的协议版本，具有更高的数据传输速率和更多的兼容性。

USB4协议标准中具有主通信通道，主通信通道具有高速的数据传输通道，能够高效传输数据，但是在USB4协议标准的使用过程中，有时较低的数据传输速率即可满足要求，总是使用高速的主通信通道传输数据有可能造成资源浪费。

发明内容

本申请的一个目的在于在一定程度上缓解资源浪费的问题。

为解决上述问题，本申请提供了一种数据传输电路，所述数据传输电路包括主通信电路和与所述主通信电路连接的边带电路，所述边带电路包括：寄存器模块，与所述主通信电路电连接，用于接收所述主通信电路写入所述边带电路的通信数据；边带输入模块，与其它电路连接，用于接收所述其它电路输入所述边带电路的输入数据；数据处理模块，与所述边带输入模块电连接，与所述寄存器模块电连接，用于基于所述输入数据与所述寄存器模块进行数据交互；边带输出模块，与所述数据处理模块电连接，用于输出所述数据处理模块从所述寄存器模块获取的输出数据。

在本申请的一个实施例中，所述边带输入模块包括：边带输入子模块，用于接收所述输入数据；解码子模块，与所述边带输入子模块电连接，与所述数据处理模块电连接，用于将所述输入数据进行解码后传输至所述数据处理模块。

在本申请的一个实施例中，所述数据处理模块还包括：寄存器仲裁子模块，与所述边带输入模块电连接，与所述寄存器模块电连接，用于判定所述输入数据进入所述寄存器模块的顺序，还用于判定所述输出数据输出所述寄存器模块的顺序。

在本申请的一个实施例中，所述数据处理模块还包括：输出缓存子模块，与所述寄存器仲裁子模块电连接，与所述边带输出模块电连接，用于将所述输出数据进行缓存并传输至所述边带输出模块。

在本申请的一个实施例中，所述输出缓存子模块与所述主通信电路电连接，用于转发所述主通信电路输出的主通信数据。

在本申请的一个实施例中，所述数据处理模块还与所述主通信电路电连接，所述数据处理模块还包括：数据分发子模块，与所述边带输入模块连接，与所述寄存器仲裁子模块电连接，与所述主通信电路电连接，与所述输出缓存子模块电连接，用于将所述输入数据输入所述寄存器仲裁模块或所述主通信电路或所述输出缓存子模块。

在本申请的一个实施例中，所述数据分发子模块还用于判断所述输入数据的格式是否有误，并将判断结果发送至所述输出缓存子模块。

在本申请的一个实施例中，所述其它电路包括第一其它电路和第二其它电路，所述边带输入模块有两个，两个所述边带输入模块分别对应所述第一其它电路和所述第二其它电路；所述边带输出模块有两个，两个所述边带输出模块分别对应所述第一其它电路和所述第二其它电路；所述数据分发子模块有两个，两个所述数据分发子模块分别对应所述第一其它电路和所述第二其它电路；所述输出缓存子模块有两个，两个所述输出缓存子模块分别对应所述第一其它电路和所述第二其它电路。

在本申请的一个实施例中，每个所述数据分发子模块与两个所述输出缓存子模块电连接，用于判定所述两个所述输出缓存子模块中接收所述输入数据的输出缓存子模块。

在本申请的一个实施例中，所述边带输出模块包括：编码子模块，与所述数据处理模块电连接，用于对所述输出数据或所述主通信数据进行编码得到编码数据；边带输出子模块，与所述编码子模块电连接，用于输出所述编码数据。

由上述技术方案可知，本申请至少具有如下优点和积极效果：

本申请中提出的一种数据传输电路，包括主通信电路和与主通信电路连接的边带电路，边带电路包括寄存器模块、边带输入模块、数据处理模块和边带输出模块，寄存器模块与主通信电路电连接，用于接收主通信电路写入边带电路的通信数据，边带输入模块与其它电路连接，用于接收其它电路输入边带电路的输入数据，数据处理模块与边带输入模块电连接，与寄存器模块电连接，用于基于输入数据与寄存器模块进行数据交互，以基于输入数据向寄存器模块中写入数据或从寄存器模块中读出数据，边带输出模块与数据处理模块电连接，用于输出数据处理模块从寄存器模块获取的输出数据，从寄存器模块获取的输出数据可能是主通信电路写入边带电路的通信数据，输出数据也可能是其它电路输入边带电路的输入数据，从而实现使用边带电路代替主通信电路将主通信电路或与边带电路连接的其它电路中的数据进行传输的目的，能够在一定程度上避免使用主通信电路传输数据可能造成的资源浪费。

附图说明

图1示意性的示出了本申请的一个实施例的数据传输电路结构示意图；

图2示意性的示出了本申请的一个实施例的数据传输电路结构示意图；

图3示意性的示出了本申请的一个边带电路结构示意图；

图4示意性的输出了本申请的边带模块功能模块结构与数据流向图；

图5示意性的示出了本申请的一个数据处理模块内部与输出缓存数据流向图；

图6示意性的示出了本申请的一个数据处理模块内部与判定模块数据流向图；

图7示意性的示出了本申请的一个边带模块二级结构与数据流向图。

附图标记：

10、边带电路，11、寄存器模块，12、边带输入模块、13、数据处理模块，14、边带输出模块，15、其它电路，151、第二其它电路，152、第二其它电路；

20、0侧组件，21、1侧组件，22、re-timer，23、re-timer的边带模块，24、数据处理模块；

40、错误读写该re-timer组件的SB寄存器的无效反馈，41、正确格式读写re-timer组件的SB寄存器的数据或反馈，42、Lane模块要求的读1侧相邻寄存器的命令，43、判定0模块送来的转发数据，44、输出缓存1模块；

50、错误读写该re-timer组件的SB寄存器的无效反馈，51、Lane模块发出读相邻寄存器后接收的数据，52、正确格式的读写SB寄存器数据，53、要转发的数据，54、判定0模块。

具体实施方式

体现本申请特征与优点的典型实施方式将在以下的说明中详细叙述。应理解的是本申请能够在不同的实施方式上具有各种的变化，其皆不脱离本申请的范围，且其中的说明及图示在本质上是当作说明之用，而非用以限制本申请。

本实施例提供的一种数据传输电路包括主通信电路和与主通信电路连接的边带电路10。

在本申请的一个实施例中，如图1所示，边带电路10包括寄存器模块11、边带输入模块12、数据处理模块13和边带输出模块14。图1示意性的示出了本申请的一个实施例的数据传输电路结构示意图。寄存器模块11与主通信电路电连接，用于接收主通信电路写入边带电路10的通信数据，边带输入模块12与其它电路15连接，用于接收其它电路15输入边带电路10的输入数据，数据处理模块13与边带输入模块12电连接，与寄存器模块11电连接，用于基于输入数据与寄存器模块11进行数据交互，边带输出模块14与数据处理模块13电连接，用于输出数据处理模块13从寄存器模块11获取的输出数据。

在本申请的一个实施例中，寄存器模块11与主通信电路电连接，用于接收并存储主通信电路写入边带电路10的通信数据，通信数据可以是主通信电路向边带电路10发出的指令，主通信电路可以控制边带电路10的连接或断开。

在本申请的一个实施例中，边带电路10的输出端可以连接其它电路15，通信数据可以是主通信电路向其它电路15发送的数据，可以是主通信电路响应其它电路15发送的读指令向其它电路15发送的数据。通信数据也可以向其它电路15发送读其它电路15数据的指令，从而通过边带电路10对主通信电路和其它电路15进行数据交互。

在本申请的一个实施例中，寄存器模块11可以是静态基址寄存器(SB寄存器)。

在本申请的一个实施例中，边带输入模块12可以包括边带输入子模块和解码子模块，边带输入子模块用于接收输入数据，解码子模块与边带输入子模块电连接，与数据处理模块13电连接，用于将输入数据进行解码后传输至数据处理模块13。

在本申请的一个实施例中，输入数据可以是其它电路15输入至边带电路10的读写指令和读写内容，从而可以基于输入数据从寄存器模块11中读取数据，也可以基于输入数据向寄存器模块11中读写入数据。

在本申请的一个实施例中，边带输入模块12可以与主通信电路电连接，从而将输入数据写入主通信电路。

在本申请的一个实施例中，输入数据可以是主通信电路控制指令，将主通信电路控制指令发送至主通信电路能够实现对主通信电路的控制。

在本申请的一个实施例中，控制指令可以是主通信电路初始化、主通信电路建立连接、主通信电路是否进入睡眠模式、主通信电路是否有效、主通信电路是否断开连接等。

在本申请的一个实施例中，边带输入子模块和解码子模块均可以连接主通信电路，以将输入数据传输至主通信电路。

在本申请的一个实施例中，数据处理模块13可以包括寄存器仲裁子模块，与边带输入模块12电连接，与寄存器模块11电连接，用于判定输入数据进入寄存器模块11的顺序，还用于判定输出数据输出寄存器模块11的顺序，以实现对数据传输顺序的处理。

在本申请的一个实施例中，数据进入或输出寄存器的顺序可以根据最大竞争情况确定，同时向寄存器中输入数据的多个数据来源中，同一时刻哪一个数据来源向寄存器输入的数据最多，则首先将来自该数据来源的数据按照输入顺序存储至寄存器中；寄存器同时向多个数据接收端输出数据时，同一时刻寄存器向哪个数据接收端接收输出的数据最多，则寄存器首先向该接收端接收输出数据。

在本申请的一个实施例中，数据进入或输出寄存器的顺序可以根据单个数据信息的最大长度决定，将数据信息长度超过输出缓存子模块容量的数据信息优先输出。

在本申请的一个实施例中，输入或输出的顺序可以根据最大竞争情况和单个数据信息的最大长度共同决定，以保证输入数据不会因缓存容量不足而被覆盖，因为边带输入数据虽然是低速输入，但不会等待。

在本申请的一个实施例中，可以将单个数据信息的最大长度和同时输入至同一寄存器的最多输入数量作乘积，寄存器模块11的存储空间要大于乘积的结果。

在本申请的一个实施例中，数据处理模块13还包括输出缓存子模块，与寄存器仲裁子模块电连接，与边带输出模块14电连接，用于将输出数据进行缓存并传输至边带输出模块14。

在本申请的一个实施例中，输出缓存子模块可以根据输出数据的标识，将输出缓存子模块中具有相同标识的数据一次输出，以实现数据的异步传输。

在本申请的一个实施例中，输出缓存子模块可以将一条数据按照数据特征进行拆分后分多次输出，以实现数据的异步传输。

在本申请的一个实施例中，输出缓存子模块可以与主通信电路电连接，用于转发主通信电路输出的主通信数据。

在本申请的一个实施例中，数据处理模块13可以与主通信电路电连接，主通信电路可以与数据处理模块13中的寄存器仲裁子模块连接，寄存器仲裁子模块可以接收主通信电路发送至寄存器模块11的通信数据，以确定通信数据入寄存器模块11的顺序。

在本申请的一个实施例中，数据处理模块13可以包括数据分发子模块，与边带输入模块12连接，与寄存器仲裁子模块电连接，与主通信电路电连接，与输出缓存子模块电连接，用于将输入数据输入寄存器仲裁模块或主通信电路或输出缓存子模块。

在本申请的一个实施例中，可以获取输入数据的数据特征，根据数据特征确定将输入数据输入寄存器仲裁模块或主通信电路或输出缓存子模块。

在本申请的一个实施例中，输入数据的数据特征可以是输入数据的目标地址。

在本申请的一个实施例中，数据分发子模块可以用于判断输入数据的格式是否有误，并将判断结果发送至输出缓存子模块，输出缓存子模块可以将判断结果发送至与边带输出模块14连接的输入输入数据的其它电路15。

在本申请的一个实施例中，判断结果可以包括错误原因。

在本申请的一个实施例中，边带输出模块14可以包括编码子模块和边带输出子模块，编码子模块与数据处理模块13电连接，用于对输出数据或主通信数据进行编码得到编码数据；边带输出子模块与编码子模块电连接，用于输出编码数据，将编码数据传输至与边带输出模块14连接的其它电路15。

在本申请的一个实施例中，边带输出模块14可以与主通信电路电连接，用于转发主通信电路发送至与边带输出模块14连接的其它电路15中的数据，编码子模块和边带输出子模块均可以与主通信电路电连接，以使其它电路15可以接收到编码前的数据或编码后的数据。

在本申请的一个实施例中，边带输出模块14可以转发主通信电路发送至其它电路15的读取指令，边带输出模块14还可以转发主通信电路响应其它电路15的读取指令发送至其它电路15中的数据。

在本申请的一个实施例中，如图2所示，图2示意性的示出了本申请的一个实施例的数据传输电路结构示意图，其它电路15可以包括第一其它电路151和第二其它电路152，边带输入模块12有两个，两个边带输入模块12分别对应第一其它电路151和第二其它电路152；边带输出模块14有两个，两个边带输出模块14分别对应第一其它电路151和第二其它电路152；数据分发子模块有两个，两个数据分发子模块分别对应第一其它电路151和第二其它电路152；输出缓存子模块有两个，两个输出缓存子模块分别对应第一其它电路151和第二其它电路152。

在本申请的一个实施例中，每个数据分发子模块与两个输出缓存子模块电连接，用于判定两个输出缓存子模块中接收输入数据的输出缓存子模块。

本申请中提出的一种数据传输电路，包括主通信电路和与主通信电路连接的边带电路10，边带电路10包括寄存器模块11、边带输入模块12、数据处理模块13和边带输出模块14，寄存器模块11与主通信电路电连接，用于接收主通信电路写入边带电路10的通信数据，边带输入模块12与其它电路15连接，用于接收其它电路15输入边带电路10的输入数据，数据处理模块13与边带输入模块12电连接，与寄存器模块11电连接，用于基于输入数据与寄存器模块11进行数据交互，以基于输入数据向寄存器模块11中写入数据或从寄存器模块11中读出数据，边带输出模块14与数据处理模块13电连接，用于输出数据处理模块13从寄存器模块11获取的输出数据，从寄存器模块11获取的输出数据可能是主通信电路写入边带电路10的通信数据，输出数据也可能是其它电路15输入边带电路10的输入数据，从而实现使用边带电路10代替主通信电路将主通信电路或与边带电路10连接的其它电路15中的数据进行传输的目的，能够在一定程度上避免使用主通信电路传输数据可能造成的资源浪费，该方案考虑了模块功能的集中度和复用性，可以根据该方案快速实现设计。

在本申请的一个实施例中，可以将本申请的数据传输电路应用至USB4标准协议的路由器和重定时器(re-timer)中，重定时器是两个相互连接的路由器的USB4端口之间的连接，提供初始通信和设置功能。一个USB4连接中可以加有最多6个重定时器。

在本申请的一个实施例中，将本申请的数据传输电路应用至USB4标准协议的重定时器(re-timer)中时，数据传输电路传输的数据可以包括对链路连接参数的转发，其它信息的转发，对re-timer组件的计数与标记后再转发。

在本申请的一个实施例中，可以链路连接参数的可以是路由器设置re-timer的参数，包括纠错方式，是否支持其它速度等。

在本申请的一个实施例中，USB4链路中可以添加多个re-timer，可以给每个re-timer标记一个数字，后面可以统计链路中加入了几个re-timer组件，可以根据需要单独对某个re-timer的数据进行转发。

图3示意性的示出了本申请的一个边带电路结构示意图，图3展示了re-timer的边带模块与相邻组件的连接。在USB4连接中，数据有流动方向，对于中间的组件来说，有两个方向的数据，可以来自0侧组件20和1侧组件21。图2中0侧组件20为一个数据方向的组件，1侧组件21为另一个方向的组件，0侧组件20和1侧组件21可以为其它的re-timer或路由器。re-timer22包含有主通信电路re-timer的Lane模块和辅助功能的边带电路re-timer的边带模块23，re-timer的边带模块23可以与0侧组件20的边带模块和1侧组件21的边带模块进行数据交互。

图4示意性的输出了本申请的边带模块功能模块结构与数据流向图，图4展示了re-timer的边带模块23的具体结构，其中边带输入模块、边带输出模块，解码模块和编码模块都是同一种功能模块实例化了两次，因为两个方向的数据传输功能是一致的。图4中的re-timer的边带模块23包括SB寄存器、数据处理模块24、边带输入0模块、解码0模块、编码0模块、边带输出0模块、边带输入1模块、解码1模块、编码1模块、边带输出1模块，其中，边带输出0模块和边带输出0模块连接0侧组件，边带输出1模块和边带输出1模块连接1侧组件。边带输入0模块和边带输入1模块会给组件的Lane模块提供连接信息和数据信息，以控制组件的Lane模块基础的断开或连接信号。解码0模块和解码1模块会给组件的Lane模块提供连接信息。数据处理模块24会与组件的Lane模块进行SB寄存器相关数据的双向流动。数据处理模块24会与SB寄存器进行数据读写。

在本申请的一个实施例中，数据处理模块24又可以细分为几个小模块，包括判定0模块(对应于上述实施例中的边带电路中数据分发子模块)，判定1模块(对应于上述实施例中的边带电路中数据分发子模块)，读写寄存器仲裁模块(对应于边带电路中寄存器仲裁子模块)，输出缓存0模块(对应于边带电路中输出缓存子模块)，输出缓存1模块(对应于上述实施例中的边带电路中输出缓存子模块)，如图5所示，图5示意性的示出了本申请的一个数据处理模块内部与输出缓存数据流向图。该模块内有复杂的数据处理。图5特意指出了同一个输出缓存的数据流向，这仅仅是数据处理模块24内部的一部分数据流展示。

参照图5，数据处理模块24在输出缓存1模块44中要接收四种数据输入，数据处理模块24带有缓存和仲裁两种功能。输出缓存1模块44的容量设计是根据最大竞争情况和单个数据信息的最大长度决定的，要保证输入数据不会因缓存容量不足而被覆盖，因为边带输入数据虽然是低速输入，但不会等待。四种数据输入分别来自：错误读写该re-timer组件的SB寄存器的无效反馈40；正确格式读写re-timer组件的SB寄存器的数据或反馈41；Lane模块要求的读1侧相邻寄存器的命令42；判定0模块送来的转发数据43。同样的，输出缓存0模块也要处理类似的数据流向。

在本申请的一个实施例中，图6示意性的示出了本申请的一个数据处理模块14内部与判定模块数据流向图，参照图6，一个边带信息输入判定0模块54之后，可以产生四种流向。另一侧的判定1模块也要处理类似的数据流，四种数据流向分别为：错误读写该re-timer组件的SB寄存器的无效反馈50(与另一侧的40一样)；Lane模块发出读相邻寄存器后接收的数据51；正确格式的读写SB寄存器数据52；要转发的数据53。

在本申请的一个实施例中，边带模块功能最终的二级结构图与数据流参见图7，图7示意性的示出了本申请的一个边带模块二级结构与数据流向图，有边带输入0模块，边带输入1模块，边带输出0模块，边带输出1模块，解码0模块，解码1模块，编码0模块，编码1模块，SB寄存器，寄存器仲裁模块，判定0模块，判定1模块，输出缓存0模块和输出缓存1模块。

参照图7，Lane模块可以接收边带输入0模块输入的数据、Lane模块可以接收解码0模块输入的数据、Lane模块可以接收判定0模块输入的数据、Lane模块可以接收判定1模块输入的数据、Lane模块可以接收解码1模块输入的数据、Lane模块可以接收边带输入1模块输入的数据，Lane模块可以向输出缓存0模块发送数据、Lane模块可以向输出缓存1模块发送数据、Lane模块可以向SB寄存器发送数据。判定0模块可以向寄存器仲裁模块发送数据、判定0模块可以向输出缓存0模块发送数据、判定0模块可以向输出缓存1模块发送数据。判定1模块可以向寄存器仲裁模块发送数据、判定1模块可以向输出缓存0模块发送数据、判定1模块可以向输出缓存1模块发送数据。寄存器仲裁模块可以向SB寄存器发送数据、寄存器仲裁模块可以向输出缓存0模块发送数据、寄存器仲裁模块可以向输出缓存1模块发送数据，寄存器仲裁模块可以接收SB寄存器发送的数据。

本申请涉及一种基于USB4协议的re-timer的边带电路设计方案。该边带功能和要求是之前的USB协议版本所没有的。该方案设计了功能集中的子模块，方便复用，还有从要求中提取了明确的数据流以实现该部分功能。根据该方案可以快速的从0到1实现整体sideband结构搭建，进而快速清晰地设计完边带功能，然后结合升级后的Lane模块完成整个USB4的系统搭建。

虽然已参照几个典型实施方式描述了本申请，但应当理解，所用的术语是说明和示例性、而非限制性的术语。由于本申请能够以多种形式具体实施而不脱离申请的精神或实质，所以应当理解，上述实施方式不限于任何前述的细节，而应在随附权利要求所限定的精神和范围内广泛地解释，因此落入权利要求或其等效范围内的全部变化和改型都应为随附权利要求所涵盖。

Claims (10)

1.一种数据传输电路，其特征在于，包括：主通信电路和与所述主通信电路连接的边带电路，所述边带电路包括：

寄存器模块，与所述主通信电路电连接，用于接收所述主通信电路写入所述边带电路的通信数据；

边带输入模块，与其它电路连接，用于接收所述其它电路输入所述边带电路的输入数据；

数据处理模块，与所述边带输入模块电连接，与所述寄存器模块电连接，用于基于所述输入数据与所述寄存器模块进行数据交互；

边带输出模块，与所述数据处理模块电连接，用于输出所述数据处理模块从所述寄存器模块获取的输出数据。

2.根据权利要求1所述的数据传输电路，其特征在于，所述边带输入模块包括：

边带输入子模块，用于接收所述输入数据；

解码子模块，与所述边带输入子模块电连接，与所述数据处理模块电连接，用于将所述输入数据进行解码后传输至所述数据处理模块。

3.根据权利要求1所述的数据传输电路，其特征在于，所述数据处理模块还包括：

寄存器仲裁子模块，与所述边带输入模块电连接，与所述寄存器模块电连接，用于判定所述输入数据进入所述寄存器模块的顺序，还用于判定所述输出数据输出所述寄存器模块的顺序。

4.根据权利要求3所述的数据传输电路，其特征在于，所述数据处理模块还包括：

输出缓存子模块，与所述寄存器仲裁子模块电连接，与所述边带输出模块电连接，用于将所述输出数据进行缓存并传输至所述边带输出模块。

5.根据权利要求4所述的数据传输电路，其特征在于，

所述输出缓存子模块与所述主通信电路电连接，用于转发所述主通信电路输出的主通信数据。

6.根据权利要求5所述的数据传输电路，其特征在于，所述数据处理模块还与所述主通信电路电连接，所述数据处理模块还包括：

数据分发子模块，与所述边带输入模块连接，与所述寄存器仲裁子模块电连接，与所述主通信电路电连接，与所述输出缓存子模块电连接，用于将所述输入数据输入所述寄存器仲裁模块或所述主通信电路或所述输出缓存子模块。

7.根据权利要求6所述的数据传输电路，其特征在于，

所述数据分发子模块还用于判断所述输入数据的格式是否有误，并将判断结果发送至所述输出缓存子模块。

8.根据权利要求6所述的数据传输电路，其特征在于，所述其它电路包括第一其它电路和第二其它电路，

所述边带输入模块有两个，两个所述边带输入模块分别对应所述第一其它电路和所述第二其它电路；

所述边带输出模块有两个，两个所述边带输出模块分别对应所述第一其它电路和所述第二其它电路；

所述数据分发子模块有两个，两个所述数据分发子模块分别对应所述第一其它电路和所述第二其它电路；

所述输出缓存子模块有两个，两个所述输出缓存子模块分别对应所述第一其它电路和所述第二其它电路。

9.根据权利要求8所述的数据传输电路，其特征在于，

每个所述数据分发子模块与两个所述输出缓存子模块电连接，用于判定所述两个所述输出缓存子模块中接收所述输入数据的输出缓存子模块。

10.根据权利要求5所述的数据传输电路，其特征在于，所述边带输出模块包括：

编码子模块，与所述数据处理模块电连接，用于对所述输出数据或所述主通信数据进行编码得到编码数据；

边带输出子模块，与所述编码子模块电连接，用于输出所述编码数据。

Images