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CN112017583A - 多路复用栅极驱动电路及显示面板 - Google Patents

多路复用栅极驱动电路及显示面板 Download PDF

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CN112017583A
CN112017583A CN202010938708.7A CN202010938708A CN112017583A CN 112017583 A CN112017583 A CN 112017583A CN 202010938708 A CN202010938708 A CN 202010938708A CN 112017583 A CN112017583 A CN 112017583A
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film transistor
pull
multiplexing
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张典
戴荣磊
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Wuhan China Star Optoelectronics Technology Co Ltd
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Wuhan China Star Optoelectronics Technology Co Ltd
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Abstract

本申请提供一种多路复用栅极驱动电路及显示面板，该多路复用栅极驱动电路针对采用多路复用模块的GOA电路进行All Gate On功能时，多路复用模块将栅极驱动信号G(n)切分的子栅极驱动信号g(1)～g(m)输出幅值较低，导致All Gate On功能较差的问题，将全开控制模块改进为与每个栅极驱动信号G(n)切分的子栅极驱动信号g(1)～g(m)分别连接，使全开控制模块能直接控制每个子栅极驱动信号g(1)～g(m)同时输出高电位，这样从全开控制信号到子栅极驱动信号仅经过一次阈值消耗，能提高全开控制信号的最终作用电位，有效提升了All Gate On功能的效果，防止显示面板在黑屏唤醒时出现残影现象。

Description

多路复用栅极驱动电路及显示面板
技术领域
本申请涉及显示技术领域，尤其涉及一种多路复用栅极驱动电路及显示面板。
背景技术
GOA(Gate Driver On Array)技术是将显示面板的栅极驱动电路集成在玻璃基板上，形成对显示面板的扫描驱动，GOA技术能减少外接IC的绑定(bonding)工序，降低产品成本，适合制作窄边框显示产品。
多路复用(Demultiplexer，DEMUX)电路可以将一个信号分解为m个信号通道，从而成倍地减少输出通道，将多路复用电路应用于栅极驱动电路被称为MOG(Mux on Gate)技术，能进一步实现显示面板的窄边框。因此可将MOG技术应用于GOA电路中，即，将时钟信号由每级GOA单元输出的栅极驱动信号G(n)通过多路复用电路切分为m个子栅极驱动信号来驱动多行像素，单个像素的有效充电时间不变。
进一步地，GOA电路在显示面板黑屏唤醒时，通常需要在一段时间内使各级GOA单元的输出端全部打开，从而使栅极驱动信号全部同时输出高电位，以将显示面板内所有像素的薄膜晶体管打开，并通过数据信号向所有像素施加黑电压来清空显示面板中的残留电荷，来实现All Gate On功能，以防止显示面板出现残影现象。现有的MOG电路在实现AllGate On功能时，每级GOA单元输出的栅极驱动信号G(n)通过多路复用电路切分的m个子栅极驱动信号的幅值偏低，导致显示面板中的像素的薄膜晶体管打开不充分，显示面板的残留电荷释放效果较差，容易使显示面板在黑屏唤醒阶段存在残影现象。
发明内容
为了提供现有的MOG电路进行All Gate On功能时，每级GOA单元的m个子栅极驱动信号的输出幅值，以防止显示面板黑屏唤醒时的残影现象，本申请提供一种多路复用GOA电路，该多路复用GOA电路包括n个级联的GOA单元，n为大于1的整数，每一级GOA单元包括：上拉模块、多路复用模块和全开控制模块；所述多路复用模块的控制端与所述上拉模块的输出端连接，所述多路复用模块的输入端接入多路复用信号，所述多路复用模块的输出端与所述全开控制模块的输出端连接；所述全开控制模块的控制端与所述全开控制模块的输入端连接，且接入全开控制信号。
其中，所述多路复用模块用于将所述上拉模块输出的本级栅极驱动信号G(n)切分为m个子栅极驱动信号；所述全开控制模块用于在所述全开控制信号的控制下，使m个所述子栅极驱动信号的电位同时为所述全开控制信号的电位。
在一些实施例中，所述上拉模块的控制端连接第一节点，输入端连接第n条时钟信号CK(n)。
进一步地，该多路复用GOA电路还包括上拉控制模块、下拉控制模块和下拉模块；其中，所述上拉控制模块的控制端接入上一级GOA单元输出的栅极驱动信号G(n-1)，输出端连接第一节点；所述下拉控制模块的控制端接入第n+1条时钟信号CK(n+1)，输出端连接第二节点；所述下拉模块的控制端连接所述第二节点，输入端接入电源负电压VGL，输出端连接所述第一节点以及所述上拉模块和所述多路复用模块的输出端。
在一些实施例中，所述多路复用模块包括m个第一薄膜晶体管，所述多路复用信号包括m个复用子信号；每个所述第一薄膜晶体管的栅极均连接所述上拉模块的输出端，源极分别接入对应的所述复用子信号。
在一些实施例中，所述全开控制模块包括m个第二薄膜晶体管，每个所述第二薄膜晶体管的栅极和源极连接且均接入所述全开控制信号，漏极与对应的所述第一薄膜晶体管的漏极连接；其中，m个所述第二薄膜晶体管在所述全开控制信号的控制下，使m个所述子栅极驱动信号的电位同时为所述全开控制信号的电位。
在一些实施例中，所述上拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接所述第一节点，源极接入所述第n条时钟信号CK(n)，漏极连接m个所述第一薄膜晶体管的栅极。
在一些实施例中，所述下拉模块包括第四薄膜晶体管、第五薄膜晶体管和m个第六薄膜晶体管；所述第四薄膜晶体管、所述第五薄膜晶体管和m个所述第六薄膜晶体管的栅极均连接所述第二节点，源极均接入恒压低电位；所述第四薄膜晶体管的漏极连接所述第一节点，所述第五薄膜晶体管的漏极连接所述第三薄膜晶体管的漏极，每个所述第六薄膜晶体管的漏极连接对应的所述第一薄膜晶体管的漏极。
在一些实施例中，所述下拉控制模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入第n+1条时钟信号CK(n+1)，漏极连接所述第二节点。
在一些实施例中，所述上拉控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的栅极接入第n-1级GOA单元的输出端G(n-1)，漏极连接所述第一节点。
在一些实施例中，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管和所述第八薄膜晶体管均为N型薄膜晶体管。
另外，本申请还提供一种显示面板，该显示面板包括如上所述的多路复用栅极驱动电路。
本申请提供的多路复用栅极驱动电路及显示面板中，该多路复用栅极驱动电路针对采用多路复用模块的GOA电路进行All Gate On功能时，多路复用模块将栅极驱动信号G(n)切分的m个子栅极驱动信号输出幅值较低，导致All Gate On功能较差的问题，对全开控制模块进行了改进，将全开控制模块改进为与栅极驱动信号G(n)切分的m个子栅极驱动信号分别连接，由此通过全开控制模块直接控制m个子栅极驱动信号同时输出高电位，从全开控制信号到子栅极驱动信号仅经过一次阈值消耗，与现有技术经过两次阈值消耗相比减少了一次阈值消耗，从而能提高全开控制信号最终作用于各个子栅极驱动信号上的电位，有效提升了All Gate On功能的效果，有利于防止显示面板在黑屏唤醒时出现残影现象。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术的MOG电路的电路图。
图2为本申请实施例提供的多路复用栅极驱动电路的电路图。
图3为本申请实施例提供的多路复用栅极驱动电路的时序图。
图4为本申请实施例提供的显示面板的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请所有实施例为区分薄膜晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。由于薄膜晶体管的源极和漏极是对称的，因此其源极和漏极是可以互换的。按附图中的形态规定薄膜晶体管的中间端为栅极、信号输入端为源极、信号输出端为漏极。此外，本申请所有实施例采用的薄膜晶体管可以包括P型和/或N型晶体管两种，其中，P型薄膜晶体管在栅极为低电位时打开，在栅极为高电位时关闭；N型薄膜晶体管在栅极为高电位时打开，在栅极为低电位时关闭。
图1为现有技术的MOG电路的电路图，该电路中的薄膜晶体管均为N型薄膜晶体管。如图1所示，现有的MOG电路通常是将每一级GOA单元中上拉模块300的薄膜晶体管T3输出的本级栅极驱动信号G(n)，与多路复用模块100中的m个薄膜晶体管T01～T0m的栅极均连接，m为大于1的整数，现有的MOG电路是将薄膜晶体管T0的栅极和漏极连接，源极连接薄膜晶体管T3的输出端G(n)，当MOG电路进行All Gate On功能时，将全开控制信号GAS的有效电位均设为高电位，利用GAS信号置为高电位将本级栅极驱动信号G(n)拉高，使多路复用模块100中的m个薄膜晶体管均打开，同时通过将T01～T0m接入的mux(1)～mux(m)置为高电位，使得通过多路复用模块100中的m个薄膜晶体管输出的栅极驱动信号g(1)～g(m)全部同时输出高电位，从而实现All Gate On功能。
根据薄膜晶体管截止时Vgs＝Vth，其中，Vgs为薄膜晶体管的源漏极电压差，Vth为薄膜晶体管的阈值电压，可知现有的MOG电路在实现All Gate On功能时，GAS信号到输出端G(n)经过一次薄膜晶体管T0的阈值电压消耗，再由输出端G(n)到g(1)～g(m)信号又分别经过一次多路复用模块100中的m个薄膜晶体管的阈值电压消耗，即从GAS信号到g(1)～g(m)信号经过两次阈值电压消耗，这样会使得g(1)～g(m)信号输出幅值偏低，导致显示面板中的残留电荷释放效果较差，容易使显示面板在黑屏唤醒阶段存在残影现象，带来不好的观感。
针对上述问题，本申请实施例提供一种多路复用GOA电路。图2为本申请实施例提供的多路复用GOA电路的电路图，如图2所示，该多路复用GOA电路包括n个级联的GOA单元，n为大于1的整数，每一级GOA单元包括：上拉模块300、多路复用模块100和全开控制模块200。
多路复用模块100的控制端与上拉模块300的输出端连接，多路复用模块100的输入端接入多路复用信号mux(图中未示出)，多路复用模块100的输出端与全开控制模块200的输出端连接。多路复用模块100用于将上拉模块300输出的栅极驱动信号G(n)切分为m个子栅极驱动信号g(1)～g(m)，m为大于1的整数。
全开控制模块200的控制端与其输入端连接，且接入全开控制信号GAS。全开控制模块200用于在全开控制信号GAS的控制下，使m个子栅极驱动信号g(1)～g(m)同时输出全开控制信号GAS的电位，本申请实施例及以下实施例将全开控制信号GAS的有效电位均设为高电位。
具体地，当进行All Gate On功能时，将全开控制信号GAS置为高电位，使m个子栅极驱动信号g(1)～g(m)同时输出高电位，从而将m个子栅极驱动信号g(1)～g(m)控制的m行像素同时打开。
本申请实施例提供的多路复用栅极驱动电路，针对采用多路复用模块将每一级GOA单元输出的栅极驱动信号G(n)切分的m个子栅极驱动信号g(1)～g(m)进行All Gate On功能时，子栅极驱动信号输出幅值较低，导致All Gate On功能较差的问题，对全开控制模块进行了改进，将现有技术中全开控制模块与栅极驱动信号G(n)连接改进为与栅极驱动信号G(n)切分的m个子栅极驱动信号g(1)～g(m)分别连接，由此通过全开控制模块直接控制m个子栅极驱动信号g(1)～g(m)同时输出高电位，从全开控制信号GAS到子栅极驱动信号仅经过一次阈值消耗，与现有技术经过两次阈值消耗相比减少了一次阈值消耗，从而能提高全开控制信号GAS最终作用于各个子栅极驱动信号g(1)～g(m)上的电位，有效提升了AllGate On功能的效果，有利于防止显示面板在黑屏唤醒时出现残影现象。
如图2所示，上拉模块300的控制端连接第一节点Q，输入端连接第n条时钟信号CK(n)。进一步地，该多路复用GOA电路还包括上拉控制模块600、下拉控制模块500和下拉模块400；其中，
上拉控制模块600的控制端接入上一级GOA单元输出的栅极驱动信号G(n-1)，输出端连接第一节点Q。
下拉控制模块500的控制端接入第n+1条时钟信号CK(n+1)，输出端连接第二节点P。
下拉模块400的控制端连接第二节点P，输入端接入电源负电压VGL，输出端连接第一节点Q以及上拉模块300和多路控制模块100的输出端。
具体地，在上拉阶段，上拉控制模块600受上一级GOA单元输出的栅极驱动信号G(n-1)的上拉作用将第一节点Q拉高并打开上拉模块300，上拉模块300在第n条时钟信号CK(n)变为高电位时输出本级栅极驱动信号G(n)；在下拉阶段，下拉控制模块500在第n+1条时钟信号CK(n+1)的控制下，打开下拉模块400，使第一节点Q、上拉模块300和多路复用模块100均被拉低，m个子栅极驱动信号g(1)～g(m)停止输出驱动信号。
具体地，如图2所示，多路复用模块100包括m个第一薄膜晶体管T11、T12……T1m，多路复用信号包括m个复用子信号mux(1)、mux(2)……mux(m)；每个第一薄膜晶体管的栅极均接入上拉模块300的输出端，源极分别接入对应的复用子信号。可以理解的是，每个第一薄膜晶体管与每个复用信号一一对应接入，例如，T11接入mux(1)，T12接入mux(2)，……T1m接入mux(m)。
具体地，如图2所示，全开控制模块200包括m个第二薄膜晶体管T21、T22……T2m，每个第二薄膜晶体管T21、T22……T2m的栅极和源极连接且均接入全开控制信号GAS，漏极与对应的第一薄膜晶体管T11、T12……T1m的漏极连接，m个第二薄膜晶体管在全开控制信号GAS的控制下，使m个子栅极驱动信号g(1)～g(m)同时输出全开控制信号GAS的电位。
具体地，如图2所示，上拉模块300包括第三薄膜晶体管T3，第三薄膜晶体管T3的栅极连接第一节点Q，源极接入第n条时钟信号CK(n)，漏极连接m个第一薄膜晶体管T11、T12……T1m的栅极。
具体地，如图2所示，下拉模块400包括第四薄膜晶体管T4、第五薄膜晶体管T5和m个第六薄膜晶体管T61、T62……T6m。第四薄膜晶体管T4、第五薄膜晶体管T5和m个第六薄膜晶体管T61、T62……T6m的栅极均连接第二节点P，源极均接入恒压低电位VGL；第四薄膜晶体管T4的漏极连接第一节点Q，第五薄膜晶体管T5的漏极连接第三薄膜晶体管T3的漏极，每个第六薄膜晶体管T61、T62……T6m的漏极连接对应的第一薄膜晶体管T11、T12……T1m的漏极。
具体地，如图2所示，下拉控制模块500包括第七薄膜晶体管T7，第七薄膜晶体管T7的栅极接入第n+1条时钟信号CK(n+1)，漏极连接第二节点P。
具体地，如图2所示，上拉控制模块包括第八薄膜晶体管T8，第八薄膜晶体管T8的栅极接入第n-1级GOA单元的输出端G(n-1)，漏极连接第一节点Q。
本申请实施例中的第一薄膜晶体管T11、T12……T1m、第二薄膜晶体管T21、T22……T2m、第三薄膜晶体管T3、第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T61、T62……T6m、第七薄膜晶体管T7、第八薄膜晶体管T8均为N型薄膜晶体管。
需要说明的是，在全开控制信号GAS未输入时，m个第一薄膜晶体管T11、T12……T1m在m个复用子信号mux(1)、mux(2)……mux(m)的控制下，依次输出m个子栅极驱动信号g(1)～g(m)，用于驱动对应的m行像素依次打开，即，每一级GOA单元驱动对应的m行像素依次打开。
具体地，图3为本申请实施例提供的多路复用栅极驱动电路的时序图，结合图2和图3所示，以全开控制模块200包括的m个第二薄膜晶体管T21、T22……T2m均采用N型薄膜晶体管为例，当全开控制信号GAS为高电位输入时，m个子栅极驱动信号g(1)～g(m)同时输出高电位，m个子栅极驱动信号g(1)～g(m)控制对应的像素同时打开，此时，通过数据信号同时向所有像素施加黑电压或中间电压来清空显示面板的残留电荷，以防止显示面板出现残影。其中，全开控制信号GAS到每个子栅极驱动信号仅经过一次阈值消耗，从而能提高全开控制信号GAS最终作用于各个子栅极驱动信号g(1)～g(m)上的电位，有效提升了All GateOn功能的效果，有利于防止显示面板在黑屏唤醒时出现残影现象。
图4为本申请实施例提供的显示面板的结构示意图，如图4所示，本申请实施例还提供一种显示面板1，显示面板1包括如上所述的多路复用栅极驱动电路2，显示面板1与多路复用栅极驱动电路2具有相同的结构和有益效果，由于上述实施例已经对多路复用栅极驱动电路2进行了详细的描述，此处不再赘述。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种多路复用栅极驱动电路，其特征在于，包括n个级联的GOA单元，n为大于1的整数，每一级所述GOA单元包括：上拉模块、多路复用模块和全开控制模块；
所述多路复用模块的控制端与所述上拉模块的输出端连接，所述多路复用模块的输入端接入多路复用信号，所述多路复用模块的输出端与所述全开控制模块的输出端连接；
所述全开控制模块的控制端与所述全开控制模块的输入端连接，且接入全开控制信号；
其中，所述多路复用模块用于将所述上拉模块输出的本级栅极驱动信号(G(n))切分为m个子栅极驱动信号，m为大于1的整数；
所述全开控制模块用于在所述全开控制信号的控制下，使m个所述子栅极驱动信号的电位同时为所述全开控制信号的电位。
2.如权利要求1所述的多路复用栅极驱动电路，其特征在于，所述上拉模块的控制端连接第一节点，输入端连接第n条时钟信号(CK(n))；
所述多路复用栅极驱动电路还包括上拉控制模块、下拉控制模块和下拉模块；其中，
所述上拉控制模块的控制端接入上一级GOA单元输出的栅极驱动信号(G(n-1))，输出端连接所述第一节点；
所述下拉控制模块的控制端接入第n+1条时钟信号(CK(n+1))，输出端连接第二节点；
所述下拉模块的控制端连接所述第二节点，输入端接入电源负电压VGL，输出端连接所述第一节点以及所述上拉模块和所述多路复用模块的输出端。
3.如权利要求2所述的多路复用栅极驱动电路，其特征在于，所述多路复用模块包括m个第一薄膜晶体管，所述多路复用信号包括m个复用子信号；每个所述第一薄膜晶体管的栅极均连接所述上拉模块的输出端，源极分别接入对应的所述复用子信号。
4.如权利要求3所述的多路复用栅极驱动电路，其特征在于，所述全开控制模块包括m个第二薄膜晶体管，每个所述第二薄膜晶体管的栅极和源极连接且均接入所述全开控制信号，漏极与对应的所述第一薄膜晶体管的漏极连接；
其中，m个所述第二薄膜晶体管在所述全开控制信号的控制下，使m个所述子栅极驱动信号的电位同时为所述全开控制信号的电位。
5.如权利要求4所述的多路复用栅极驱动电路，其特征在于，所述上拉模块包括第三薄膜晶体管，所述第三薄膜晶体管的栅极连接所述第一节点，源极接入所述第n条时钟信号(CK(n))，漏极连接m个所述第一薄膜晶体管的栅极。
6.如权利要求5所述的多路复用栅极驱动电路，其特征在于，所述下拉模块包括第四薄膜晶体管、第五薄膜晶体管和m个第六薄膜晶体管；
所述第四薄膜晶体管、所述第五薄膜晶体管和m个所述第六薄膜晶体管的栅极均连接所述第二节点，源极均接入恒压低电位；
所述第四薄膜晶体管的漏极连接所述第一节点，所述第五薄膜晶体管的漏极连接所述第三薄膜晶体管的漏极，每个所述第六薄膜晶体管的漏极连接对应的所述第一薄膜晶体管的漏极。
7.如权利要求6所述的多路复用栅极驱动电路，其特征在于，所述下拉控制模块包括第七薄膜晶体管，所述第七薄膜晶体管的栅极接入第n+1条时钟信号(CK(n+1))，漏极连接所述第二节点。
8.如权利要求7所述的多路复用栅极驱动电路，其特征在于，所述上拉控制模块包括第八薄膜晶体管，所述第八薄膜晶体管的栅极接入第n-1级GOA单元的输出端(G(n-1))，漏极连接所述第一节点。
9.如权利要求2～8任一项所述的多路复用栅极驱动电路，其特征在于，所述第一薄膜晶体管、所述第二薄膜晶体管、所述第三薄膜晶体管、所述第四薄膜晶体管、所述第五薄膜晶体管、所述第六薄膜晶体管、所述第七薄膜晶体管和所述第八薄膜晶体管均为N型薄膜晶体管。
10.一种显示面板，其特征在于，包括如权利要求1～9任一项所述的多路复用栅极驱动电路。
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