CN112015327B - 数据写入方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种数据写入方法、存储器存储装置及存储器控制电路单元。此方法包括：接收第一数据并且将第一数据写入至第一实体抹除单元的至少一第一实体程序化单元；接收第二数据；倘若第二数据的数据长度小于预先定义值时，将第二数据暂存至暂存区域中；接收第三数据；倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是连续时，将第三数据写入至第一实体抹除单元的至少一第二实体程序化单元；倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元。

Description

数据写入方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器管理技术，尤其涉及一种数据写入方法、存储器存储装置及存储器控制电路单元。

背景技术

数字相机、移动电话与MP3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatilememory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。

图1是根据本发明的一范例实施例所示出的现有技术的示意图。如图1所示，在数据写入的过程中，系统数据(例如，文件配置表，File Allocation Table，FAT)和使用者数据(例如包括第一数据D1、第二数据D2、第三数据D3…第N数据Dn)会交错写入至快闪存储器406中。主机端在写入数据的顺序是先写入第一数据D1至快闪存储器406中的实体抹除单元610(0)的实体程序化单元6101，接着写入系统数据至实体程序化单元6102，再写入第二数据D2至实体程序化单元6103，接着更新系统数据，如此，系统数据和使用者数据交错写入至快闪存储器406中，会造成写入快闪存储器406的使用者数据实际在物理上不连续。

在基于实体程序化单元(Page base)的算法中，数据写入快闪存储器的顺序和主机端写入快闪存储器的顺序相同。而在同一个实体抹除单元中，由于系统数据的更新会造成旧有的系统数据变为无效，造成同一个实体抹除单元中会存在有许多无效的数据区段。如果这些无效的数据区段占了10％，就表示在垃圾回收运作时有90％的数据需要搬动，由于这些无效的且在物理上不连续的数据区段过多并且分布比较分散，在垃圾回收时可能会造成少量残留，使得垃圾回收的效率变低。基此，如何提升垃圾回收的效率，为本领域人员努力发展的技术之一。

发明内容

本发明提供一种数据写入方法、存储器存储装置及存储器控制电路单元。

本发明的一范例实施例提出一种数据写入方法，用于可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元。此方法包括：从主机系统接收第一数据，将第一数据写入至多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元；从主机系统接收第二数据。此方法还包括，将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。此方法还包括，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是连续时，将第三数据写入至第一实体抹除单元的至少一第二实体程序化单元，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后。

在本发明的一范例实施例中，将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续的步骤还包括：判断第二数据的数据长度是否小于预先定义值；倘若第二数据的数据长度小于预先定义值时，将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。

在本发明的一范例实施例中，上述数据写入方法还包括：在暂存区域中记录存储第二数据的逻辑地址以及第二数据的数据长度。

在本发明的一范例实施例中，上述数据写入方法还包括：倘若第二数据的数据长度不小于预先定义值时，接续第一数据将第二数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，其中倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后的步骤还包括：接续第二数据将第三数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，暂存区域为易失性存储器。

在本发明的一范例实施例中，上述数据写入方法还包括：在预先定义时间内未从主机系统收到数据或指令时，将暂存区域中的数据写入至可复写式非易失性存储器模块。

在本发明的一范例实施例中，第一数据与第三数据属于使用者数据，并且第二数据属于系统数据。

在本发明的一范例实施例中，上述数据写入方法还包括：接续第三数据从主机系统接收第四数据；倘若存储第四数据的逻辑地址与记录在暂存区域的逻辑地址相同且第四数据的数据长度相同于记录在暂存区域的数据长度时，判断第四数据为更新系统数据，并且将更新系统数据暂存至暂存区域中以更新系统数据。

本发明的一范例实施例提出一种存储器存储装置，其包括：连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元用以电性连接至主机系统。可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块。存储器控制电路单元用以从主机系统接收第一数据，将第一数据写入至多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元。存储器控制电路单元用以从主机系统接收第二数据。存储器控制电路单元用以将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。此外，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是连续时，存储器控制电路单元用以将第三数据写入至第一实体抹除单元的至少一第二实体程序化单元，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后。

在本发明的一范例实施例中，存储器控制电路单元还用以将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续的操作中，存储器控制电路单元还用以判断第二数据的数据长度是否小于预先定义值，倘若第二数据的数据长度小于预先定义值时，将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。

在本发明的一范例实施例中，存储器控制电路单元还用以在暂存区域中记录存储第二数据的逻辑地址以及第二数据的数据长度。

在本发明的一范例实施例中，倘若该第二数据的数据长度不小于该预先定义值时，存储器控制电路单元还用以接续第一数据将第二数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，存储器控制电路单元还用以将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后的操作中包括：存储器控制电路单元还用以接续第二数据将第三数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，暂存区域为易失性存储器。

在本发明的一范例实施例中，在预先定义时间内未从主机系统收到数据或指令时，存储器控制电路单元还用以将暂存区域中的数据写入至可复写式非易失性存储器模块。

在本发明的一范例实施例中，第一数据与第三数据属于使用者数据，并且第二数据属于系统数据。

在本发明的一范例实施例中，存储器控制电路单元还用以接续第三数据从主机系统接收第四数据。并且，倘若存储第四数据的逻辑地址与记录在暂存区域的逻辑地址相同且第四数据的数据长度相同于记录在暂存区域的数据长度时，存储器控制电路单元还用以判断第四数据为更新系统数据，将更新系统数据暂存至暂存区域中以更新系统数据。

本发明的一范例实施例提出一种存储器控制电路单元，用于将数据写入可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元。此存储器控制电路单元包括：主机接口、存储器接口以及存储器管理电路。主机接口用以电性连接至主机系统。存储器接口用以电性连接至可复写式非易失性存储器模块。存储器管理电路电性连接至主机接口以及存储器接口。存储器管理电路用以从主机系统接收第一数据，将第一数据写入至多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元。存储器管理电路用以从主机系统接收第二数据。存储器管理电路用以将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。此外，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是连续时，存储器管理电路用以将第三数据写入至第一实体抹除单元的至少一第二实体程序化单元，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，存储器管理电路用以将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后。

在本发明的一范例实施例中，存储器管理电路还用以将第二数据暂存至暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续的的操作中，存储器管理电路还用以判断第二数据的数据长度是否小于预先定义值，倘若第二数据的数据长度小于预先定义值时，将第二数据暂存至该暂存区域中，接收第二数据后从主机系统接收第三数据，并且判断存储第一数据的逻辑地址与存储第三数据的逻辑地址是否连续。

在本发明的一范例实施例中，存储器管理电路还用以在暂存区域中记录存储第二数据的逻辑地址以及第二数据的数据长度。

在本发明的一范例实施例中，倘若第二数据的数据长度不小于预先定义值时，存储器管理电路还用以接续第一数据将第二数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，其中，倘若存储第一数据的逻辑地址与存储第三数据的逻辑地址是不连续时，存储器管理电路还用以将第二数据由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，其中至少一第二实体程序化单元是排列在至少一第一实体程序化单元之后的操作还包括：存储器管理电路还用以接续第二数据将第三数据写入至第一实体抹除单元中。

在本发明的一范例实施例中，其中暂存区域为易失性存储器。

在本发明的一范例实施例中，在预先定义时间内未从主机系统收到数据或指令时，存储器管理电路还用以将暂存区域中的数据写入至可复写式非易失性存储器模块。

在本发明的一范例实施例中，存储器管理电路还用以第一数据与第三数据属于使用者数据，并且第二数据属于系统数据。

在本发明的一范例实施例中，存储器管理电路还用以接续第三数据从主机系统接收第四数据。并且，倘若存储第四数据的逻辑地址与记录在暂存区域的逻辑地址相同且第四数据的数据长度相同于记录在暂存区域的数据长度时，存储器管理电路还用以判断第四数据为更新系统数据，将更新系统数据暂存至暂存区域中以更新系统数据。

基于上述，本发明的数据写入方法、存储器存储装置及存储器控制电路单元，在数据写入的过程中，会将逻辑地址连续的使用者数据写入至可复写式非易失性存储器模块中，将数据长度小于预先定义值的系统数据暂存至暂存区域中，并且在预先定义时间内未从主机系统收到数据或指令时或者接收的使用者数据的逻辑地址不连续时，再将暂存区域中的系统数据写入至可复写式非易失性存储器模块。如此，可以使得使用者数据被存储在连续的实体地址上，从而提升垃圾回收的效率。

附图说明

图1是根据本发明的一范例实施例所示出的现有技术的示意图。

图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。

图3是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

图4是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。

图5是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

图8是根据本发明的一范例实施例所示出的数据写入可复写式非易失性存储器模块的示意图。

图9是根据本发明的另一范例实施例所示出的数据写入可复写式非易失性存储器模块的示意图。

图10是根据本发明的一范例实施例所示出的数据写入方法的流程图。

【符号说明】

10：存储器存储装置

11：主机系统

110：系统总线

111：处理器

112：随机存取存储器

113：只读存储器

114：数据传输接口

12：输入/输出(I/O)装置

20：主机板

201：随身盘

202：存储卡

203：固态硬盘

204：无线存储器存储装置

205：全球定位系统模块

206：网络接口卡

207：无线传输装置

208：键盘

209：屏幕

210：喇叭

32：SD卡

33：CF卡

34：嵌入式存储装置

341：嵌入式多媒体卡

342：嵌入式多芯片封装存储装置

402：连接接口单元

404：存储器控制电路单元

406：可复写式非易失性存储器模块

502：存储器管理电路

504：主机接口

506：存储器接口

508：错误检查与校正电路

510：缓冲存储器

512：电源管理电路

601：存储区

602：闲置区

610(0)～610(B)：实体抹除单元

612(0)～612(C)：逻辑单元

6101、6102、6103：实体程序化单元

70：暂存区域

D1：第一数据

D2：第二数据

D3：第三数据

D4：第四数据

D5：第五数据

Dn：第N数据

FAT：系统数据

S1001、S1003、S1005、S1007、S1009、S1011、S1013、S1015、S1017、S1019、S1021：步骤

具体实施方式

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图2是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图3是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图2与图3，主机系统11一般包括处理器111、随机存取存储器(randomaccess memory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(system bus)110。

在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与I/O装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(NearField Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图4是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图4，在另一范例实施例中，主机系统31也可以是数字相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(SecureDigital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi MediaCard,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。

图5是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。

请参照图5，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。

连接接口单元402用以将存储器存储装置10电性连接至主机系统11。在本范例实施例中，连接接口单元402是相容于串行高级技术附件(Serial Advanced TechnologyAttachment,SATA)标准。然而，必须了解的是，本发明不限于此，连接接口单元402亦可以是符合并行高级技术附件(Parallel Advanced Technology Attachment,PATA)标准、电气和电子工程师协会(Institute of Electrical and Electronic Engineers,IEEE)1394标准、高速周边零件连接接口(Peripheral Component Interconnect Express,PCIExpress)标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(Ultra High Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。

存储器控制电路单元404用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、多阶存储单元(Multi Level Cell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、复数阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个比特。

在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字线上的存储单元会组成一或多个实体程序化单元。例如，若每一个存储单元可存储3个以上的比特，则同一条字线上的实体程序化单元至少可被分类为下实体程序化单元、中实体程序化单元与上实体程序化单元。以TLC NAND快闪存储器为例，位于同一条字线上的存储单元的最低有效位(Least Significant Bit,LSB)会构成一个下实体程序化单元；位于同一条字线上的存储单元的CSB(Central Significant Bit)会构成一个中实体程序化单元；并且位于同一条字线上的存储单元的最高有效位(Most Significant Bit,MSB)会构成一个上实体程序化单元。一般来说，在TLCNAND型快闪存储器中，下实体程序化单元的写入速度会大于中实体程序化单元、上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于中实体程序化单元、上实体程序化单元的可靠度。

在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储使用者数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图6是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。

请参照图6，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。

存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。

在本范例实施例中，存储器管理电路502的控制指令是以固件型式来实作。例如，存储器管理电路502具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可分别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。

主机接口504是电性连接至存储器管理电路502并且用以接收与判断主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于SATA标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于PATA标准、IEEE 1394标准、PCIExpress标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。

错误检查与校正电路508是电性连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(error correcting code,ECC)和/或错误检查码(error detecting code,EDC)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

缓冲存储器510是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。

图7是根据本发明的一范例实施例所示出的管理可复写式非易失性存储器模块的示意图。

须注意的是，在以下的范例实施例中，描述可复写式非易失性存储器模块406的实体抹除单元的管理时，以“选择”与“分组”等词来操作实体抹除单元是逻辑上的概念。也就是说，可复写式非易失性存储器模块406的实体抹除单元的实际位置并未更动，而是逻辑上对可复写式非易失性存储器模块406的实体抹除单元进行操作。

请参照图7，存储器管理电路502会将可复写式非易失性存储器模块406的实体抹除单元610(0)～610(B)分组为存储区601与闲置(spare)区602。例如，实体抹除单元610(0)～610(A)属于存储区601，而实体抹除单元610(A+1)～610(B)属于闲置区602。在本范例实施例中，一个实体抹除单元是指一个实体抹除单元。然而，在另一范例实施例中，一个实体抹除单元亦可以包含多个实体抹除单元。此外，存储器管理电路502可利用标记等方式来将某一个实体抹除单元关联至存储区601与闲置区602的其中之一。

在存储器存储装置10的运作过程中，某一个实体抹除单元与存储区601或闲置区602的关联关系可能会动态地变动。例如，当接收到来自主机系统11的写入数据时，存储器管理电路502会从闲置区602中选择一个实体抹除单元以存储此写入数据的至少一部分数据并且将这个实体抹除单元关联至存储区601。此外，在将属于存储区601的某一个实体抹除单元抹除以清除其中的数据之后，存储器管理电路502会将这个被抹除的实体抹除单元关联至闲置区602。

在本范例实施例中，属于闲置区602的实体抹除单元亦称为闲置实体抹除单元，而属于存储区601的实体抹除单元亦可称为非闲置(non-spare)实体抹除单元。属于闲置区602的每一个实体抹除单元皆是被抹除的实体抹除单元并且没有存储任何数据，而属于存储区601的每一个实体抹除单元皆存储有数据。更进一步，属于闲置区602的每一个实体抹除单元皆不会存储任何有效(valid)数据，而属于存储区601的每一个实体抹除单元皆可能存储有效数据和/或无效(invalid)数据。

在一范例实施例中，存储器管理电路502会配置逻辑单元612(0)～612(C)以映射存储区601中的实体抹除单元。在本范例实施例中，主机系统11是通过逻辑地址(logicaladdress,LA)来存取属于存储区601的实体抹除单元。因此，逻辑单元612(0)～612(C)中的每一个逻辑单元是指一个逻辑地址。然而，在另一范例实施例中，逻辑单元612(0)～612(C)中的每一个逻辑单元也可以是指一个逻辑程序化单元、一个逻辑抹除单元或者由多个连续或不连续的逻辑地址组成。此外，逻辑单元612(0)～612(C)中的每一个逻辑单元可被映射至一或多个实体抹除单元。

在本范例实施例中，存储器管理电路502会将逻辑单元与实体抹除单元之间的映射关系(亦称为逻辑-实体映射关系)记录于至少一逻辑-实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路502可根据此逻辑-实体映射表来执行对于存储器存储装置10的数据存取。

图8是根据本发明的一范例实施例所示出的数据写入可复写式非易失性存储器模块的示意图。

请参照图8，在数据写入的过程中，存储器管理电路502会先接收第一数据D1，将第一数据D1写入至可复写式非易失性存储器模块406中的实体抹除单元610(0)的实体程序化单元6101。

存储器管理电路502接续第一数据D1从主机系统接收第二数据D2。

存储器管理电路502判断第二数据D2的数据是否符合一预先定义值。于一范例实施例中，存储器管理电路502判断第二数据D2的数据型态是否符合一预先定义样式，用以判断第二数据D2是否为一系统数据。于另一范例实施例中，存储器管理电路502用以判断第二数据D2的数据长度是否小于预先定义值，其中，此预先定义值例如设置为16k。倘若第二数据D2的数据长度小于预先定义值时，存储器管理电路502判断第二数据D2属于系统数据，将属于系统数据的第二数据D2暂存至暂存区域70中，并且在暂存区域70中记录存储第二数据D2的逻辑地址以及第二数据D2的数据长度。例如，暂存区域70为配置在缓冲存储器510中。于另一范例实施例中，在预先定义时间内，存储器管理电路502未从主机系统收到数据或指令时，会将暂存区域70中属于系统数据的第二数据D2写入至可复写式非易失性存储器模块406中的实体抹除单元610(0)的实体程序化单元6102。

存储器管理电路502接续第二数据D2从主机系统接收第三数据D3，并且判断存储第一数据D1的逻辑地址与存储第三数据D3的逻辑地址是否连续。倘若存储第一数据D1的逻辑地址与存储第三数据D3的逻辑地址是连续时，存储器管理电路502将第三数据D3写入至实体抹除单元610(0)的实体程序化单元6102，其中实体程序化单元6102是排列在实体程序化单元6101之后。

存储器管理电路502接续第三数据D3从主机系统接收第四数据D4。特别是，倘若存储第四数据D4的逻辑地址与记录在暂存区域70的逻辑地址相同且第四数据D4的数据长度相同于记录在暂存区域70的数据长度时，存储器管理电路502判断第四数据D4为更新系统数据，将更新系统数据暂存至暂存区域70中以更新属于系统数据的第二数据D2。

图9是根据本发明的另一范例实施例所示出的数据写入可复写式非易失性存储器模块的示意图。

请参照图9，在数据写入的过程中，存储器管理电路502会先接收第一数据D1，将第一数据D1写入至可复写式非易失性存储器模块406中的实体抹除单元610(0)的实体程序化单元6101。

存储器管理电路502接续第一数据D1从主机系统接收第二数据D2。

存储器管理电路502判断第二数据D2的数据长度是否小于预先定义值。于一范例实施例中，此预先定义值设置为16k。倘若第二数据D2的数据长度不小于预先定义值时，存储器管理电路502判断第二数据D2属于使用者数据，将属于使用者数据的第二数据D2写入至实体抹除单元610(0)的实体程序化单元6102，其中实体程序化单元6102是排列在实体程序化单元6101之后。

存储器管理电路502接续第二数据D2从主机系统接收第三数据D3，存储器管理电路502判断第三数据D3的数据长度是否小于预先定义值。倘若第三数据D3的数据长度小于预先定义值时，存储器管理电路502判断第三数据D3属于系统数据，将属于系统数据的第三数据D3暂存至暂存区域70中，并且在暂存区域70中记录存储第三数据D3的逻辑地址以及第三数据D3的数据长度。

存储器管理电路502接续第三数据D3从主机系统接收第四数据D4，并且判断存储第二数据D2的逻辑地址与存储第四数据D4的逻辑地址是否连续。倘若存储第二数据D2的逻辑地址与存储第四数据D4的逻辑地址是连续时，存储器管理电路502将第四数据D4写入至实体抹除单元610(0)的实体程序化单元6103，其中实体程序化单元6103是排列在实体程序化单元6102之后。

存储器管理电路502接续第四数据D4从主机系统接收第五数据D5，倘若存储第五数据D5的逻辑地址与记录在暂存区域70的逻辑地址相同且第五数据D5的数据长度相同于记录在暂存区域70的数据长度时，判断第五数据D5为更新系统数据，将更新系统数据暂存至暂存区域70中以更新属于系统数据的第三数据D3。

图10是根据本发明的一范例实施例所示出的数据写入方法的流程图。

请参照图10，在步骤S1001中，存储器管理电路502从主机系统接收第一数据D1，将第一数据D1写入至第一实体抹除单元的至少一第一实体程序化单元。

在步骤S1003中，存储器管理电路502从主机系统接收第二数据D2。

在步骤S1005中，存储器管理电路502判断第二数据D2的数据长度是否小于预先定义值。

倘若第二数据D2的数据长度小于预先定义值，在步骤S1007中，存储器管理电路502将第二数据D2暂存至暂存区域中，并且在暂存区域中记录存储第二数据D2的逻辑地址以及第二数据D2的数据长度。其中暂存区域为易失性存储器。于另一范例实施例中，在一预先定义时间内，存储器管理电路502未从主机系统收到数据或指令时，将暂存区域中的第二数据D2写入至可复写式非易失性存储器模块。

倘若第二数据D2的数据长度不小于预先定义值，在步骤S1015中，存储器管理电路502接续第一数据D1将第二数据D2写入至第一实体抹除单元中。

在步骤S1009中，存储器管理电路502从主机系统接收第三数据D3。

在步骤S1011中，存储器管理电路502判断存储第一数据D1的逻辑地址与存储第三数据D3的逻辑地址是否连续。

倘若存储第一数据D1的逻辑地址与存储第三数据D3的逻辑地址是连续时，在步骤S1013中，存储器管理电路502将第三数据D3写入至第一实体抹除单元的至少一第二实体程序化单元，其中第二实体程序化单元是排列在第一实体程序化单元之后。

倘若存储第一数据D1的逻辑地址与存储第三数据D3的逻辑地址是不连续时，在步骤S1017中，存储器管理电路502将第二数据D2由暂存区域搬移至第一实体抹除单元的至少一第二实体程序化单元，并且存储器管理电路502接续第二数据D2将第三数据D3写入至第一实体抹除单元中。其中第一数据D1与第三数据D3属于使用者数据，并且第二数据D2属于系统数据。

在步骤S1019中，存储器管理电路502从主机系统接收第四数据D4。

在步骤S1021中，倘若存储第四数据D4的逻辑地址与记录在暂存区域的逻辑地址相同且第四数据D4的数据长度相同于记录在暂存区域的数据长度时，存储器管理电路502判断第四数据D4为更新系统数据，将更新系统数据暂存至暂存区域中以更新系统数据。

综上所述，本发明提供了一种数据写入方法、存储器存储装置及存储器控制电路单元。在数据写入的过程中，存储器管理电路将逻辑地址连续的使用者数据写入至可复写式非易失性存储器模块中，并可将数据符合一预定规则的系统数据暂存至暂存区域中，在预先定义时间内未从主机系统收到数据或指令时或者接收的使用者数据的逻辑地址不连续时，再将暂存区域中的系统数据写入至可复写式非易失性存储器模块。如此，以令写入至可复写式非易失性存储器模块的使用者数据在物理上连续，从而提升垃圾回收的效率。

Claims (21)

1.一种数据写入方法，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元，所述数据写入方法包括：

从主机系统接收第一数据，将所述第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元；

从所述主机系统接收第二数据；

判断所述第二数据的数据长度是否小于预先定义值；

倘若所述第二数据的数据长度小于所述预先定义值时，将所述第二数据暂存至暂存区域中，接收所述第二数据后从所述主机系统接收第三数据，并且判断存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是否连续；以及

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是连续时，将所述第三数据写入至所述第一实体抹除单元的至少一第二实体程序化单元；

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是不连续时，将所述第二数据由所述暂存区域搬移至所述第一实体抹除单元的至少一第二实体程序化单元并且接续所述第二数据将所述第三数据写入至所述第一实体抹除单元中，其中所述至少一第二实体程序化单元是排列在所述至少一第一实体程序化单元之后。

2.根据权利要求1所述的数据写入方法，所述数据写入方法还包括：

在所述暂存区域中记录存储所述第二数据的逻辑地址以及所述第二数据的数据长度。

3.根据权利要求2所述的数据写入方法，所述数据写入方法还包括：

倘若所述第二数据的数据长度不小于所述预先定义值时，接续所述第一数据将所述第二数据写入至所述第一实体抹除单元中。

4.根据权利要求3所述的数据写入方法，其中所述暂存区域为易失性存储器。

5.根据权利要求4所述的数据写入方法，还包括：

在预先定义时间内未从所述主机系统收到数据或指令时，将所述暂存区域中的数据写入至所述可复写式非易失性存储器模块。

6.根据权利要求1所述的数据写入方法，其中所述第一数据与所述第三数据属于使用者数据，并且所述第二数据属于系统数据。

7.根据权利要求1所述的数据写入方法，还包括：

接续所述第三数据从所述主机系统接收第四数据；

倘若存储所述第四数据的逻辑地址与记录在所述暂存区域的逻辑地址相同且所述第四数据的数据长度相同于记录在所述暂存区域的数据长度时，判断所述第四数据为更新系统数据，将所述更新系统数据暂存至所述暂存区域中以更新所述系统数据。

8.一种存储装置，包括：

连接接口单元，用以电性连接至主机系统；

可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元；以及

存储器控制电路单元，电性连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述存储器控制电路单元用以从主机系统接收第一数据，将所述第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元，

所述存储器控制电路单元用以从所述主机系统接收第二数据，

所述存储器控制电路单元用以判断所述第二数据的数据长度是否小于预先定义值，

倘若所述第二数据的数据长度小于所述预先定义值时，所述存储器控制电路单元用以将所述第二数据暂存至暂存区域中，接收所述第二数据后从所述主机系统接收第三数据，并且判断存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是否连续，

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是连续时，所述存储器控制电路单元用以将所述第三数据写入至所述第一实体抹除单元的至少一第二实体程序化单元，以及

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是不连续时，所述存储器控制电路单元用以将所述第二数据由所述暂存区域搬移至所述第一实体抹除单元的至少一第二实体程序化单元并且接续所述第二数据将所述第三数据写入至所述第一实体抹除单元中，其中所述至少一第二实体程序化单元是排列在所述至少一第一实体程序化单元之后。

9.根据权利要求8所述的存储装置，其中所述存储器控制电路单元还用以在所述暂存区域中记录存储所述第二数据的逻辑地址以及所述第二数据的数据长度。

10.根据权利要求8所述的存储装置，其中倘若所述第二数据的数据长度不小于所述预先定义值时，所述存储器控制电路单元还用以接续所述第一数据将所述第二数据写入至所述第一实体抹除单元中。

11.根据权利要求9所述的存储装置，其中所述暂存区域为易失性存储器。

12.根据权利要求11所述的存储装置，其中在预先定义时间内未从所述主机系统收到数据或指令时，所述存储器控制电路单元还用以将所述暂存区域中的数据写入至所述可复写式非易失性存储器模块。

13.根据权利要求8所述的存储装置，其中所述第一数据与所述第三数据属于使用者数据，并且所述第二数据属于系统数据。

14.根据权利要求8所述的存储装置，其中所述存储器控制电路单元还用以接续所述第三数据从所述主机系统接收第四数据，

倘若存储所述第四数据的逻辑地址与记录在所述暂存区域的逻辑地址相同且所述第四数据的数据长度相同于记录在所述暂存区域的数据长度时，所述存储器控制电路单元还用以判断所述第四数据为更新系统数据，将所述更新系统数据暂存至所述暂存区域中以更新所述系统数据。

15.一种存储器控制电路单元，用于将数据写入可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体抹除单元且每一实体抹除单元具有多个实体程序化单元，所述存储器控制电路单元包括：

主机接口，用以电性连接至主机系统；

存储器接口，用以电性连接至所述可复写式非易失性存储器模块；以及

存储器管理电路，电性连接至所述主机接口与所述存储器接口，

其中所述存储器管理电路用以从主机系统接收第一数据，将所述第一数据写入至所述多个实体抹除单元之中的第一实体抹除单元的至少一第一实体程序化单元，

其中所述存储器管理电路用以从所述主机系统接收第二数据，

所述存储器管理电路用以判断所述第二数据的数据长度是否小于预先定义值，

倘若所述第二数据的数据长度小于所述预先定义值时，所述存储器管理电路用以将所述第二数据暂存至暂存区域中，从所述主机系统接收第三数据，并且判断存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是否连续，

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是连续时，所述存储器管理电路用以将所述第三数据写入至所述第一实体抹除单元的至少一第二实体程序化单元，以及

倘若存储所述第一数据的逻辑地址与存储所述第三数据的逻辑地址是不连续时，所述存储器管理电路用以将所述第二数据由所述暂存区域搬移至所述第一实体抹除单元的至少一第二实体程序化单元并且接续所述第二数据将所述第三数据写入至所述第一实体抹除单元中，其中所述至少一第二实体程序化单元是排列在所述至少一第一实体程序化单元之后的操作中。

16.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以在所述暂存区域中记录存储所述第二数据的逻辑地址以及所述第二数据的数据长度。

17.根据权利要求15所述的存储器控制电路单元，其中倘若所述第二数据的数据长度不小于所述预先定义值时，所述存储器管理电路还用以接续所述第一数据将所述第二数据写入至所述第一实体抹除单元中。

18.根据权利要求16所述的存储器控制电路单元，其中所述暂存区域为易失性存储器。

19.根据权利要求18所述的存储器控制电路单元，其中在预先定义时间内未从所述主机系统收到数据或指令时，所述存储器管理电路还用以将所述暂存区域中的数据写入至所述可复写式非易失性存储器模块。

20.根据权利要求15所述的存储器控制电路单元，其中所述第一数据与所述第三数据属于使用者数据，并且所述第二数据属于系统数据。

21.根据权利要求15所述的存储器控制电路单元，其中所述存储器管理电路还用以接续所述第三数据从所述主机系统接收第四数据，

倘若存储所述第四数据的逻辑地址与记录在所述暂存区域的逻辑地址相同且所述第四数据的数据长度相同于记录在所述暂存区域的数据长度时，所述存储器管理电路还用以判断所述第四数据为更新系统数据，将所述更新系统数据暂存至所述暂存区域中以更新所述系统数据。

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