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CN111835327A - 栅极驱动器及半导体模块 - Google Patents

栅极驱动器及半导体模块 Download PDF

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CN111835327A
CN111835327A CN202010279452.3A CN202010279452A CN111835327A CN 111835327 A CN111835327 A CN 111835327A CN 202010279452 A CN202010279452 A CN 202010279452A CN 111835327 A CN111835327 A CN 111835327A
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Abstract

针对阈值电压低的晶体管的栅极驱动器，提供能够确保所期望的电压及电流而不增大输入电源电压的最大额定值的栅极驱动器。具有：互补地进行动作的第1及第2晶体管，它们在第1电位的第1电源线与比第1电位低的第2电位的第2电源线之间串联连接，第1及第2晶体管的连接节点成为栅极驱动器的输出节点；电源电路，其对晶体管的源极施加偏移电压；以及切换电路，其进行是将从电源电路输出的偏移电压施加于晶体管的源极、还是向晶体管的源极提供第2电位的切换控制，切换电路以与使晶体管的栅极断开的定时相匹配地将偏移电压施加于晶体管的源极的方式进行切换，以与使栅极接通的定时相匹配地向源极提供第2电位的方式进行切换。

Description

栅极驱动器及半导体模块
技术领域
本发明涉及栅极驱动器，特别地涉及对栅极的阈值电压低的晶体管的栅极进行驱动的栅极驱动器。
背景技术
在晶体管的阈值电压小于或等于0V，或者晶体管的阈值电压虽然大于或等于0V但依然是由于噪声等而招致误动作的程度的低电压的情况下，通过对晶体管的源极施加负偏置，从而实质上提高了阈值电压，抑制了在断开期间晶体管接通的误动作。
这样，在阈值电压实质上变高的情况下，为了使晶体管接通，栅极驱动器需要输出向栅极驱动所需的栅极电压加上负偏置电压后的电压。因此，需要增大栅极驱动器的输入电源电压的最大额定值，或减少输入电源电压的波动裕量，因此存在如下问题，即，成本增加，或者需要提高电源的品质，设计负担增高。
此外，作为负偏置电源的一个例子，列举出如专利文献1所公开的那样进行电阻分割而选择性地生成负偏置的结构，但存在如下问题，即，就通过电阻分割进行的电源生成而言，无法确保所期望的电压及电流。
专利文献1：日本特开平8-129426号公报
发明内容
本发明就是为了解决上述这样的问题而提出的，其目的在于针对阈值电压低的晶体管的栅极驱动器，提供不会增大栅极驱动器的输入电源电压的最大额定值，另外，能够降低设计负担，确保所期望的电压及电流的栅极驱动器。
本发明涉及的栅极驱动器对晶体管的栅极进行驱动，该栅极驱动器具有：互补地进行动作的第1晶体管及第2晶体管，它们在被提供第1电位的第1电源线与被提供比所述第1电位低的第2电位的第2电源线之间串联连接，第1晶体管及第2晶体管的连接节点成为所述栅极驱动器的输出节点；电源电路，其对所述晶体管的源极施加偏移电压；以及切换电路，其进行是将从所述电源电路输出的所述偏移电压施加于所述晶体管的所述源极、还是向所述晶体管的所述源极提供所述第2电位的切换控制，所述切换电路以与使所述晶体管的所述栅极断开的定时相匹配地将所述偏移电压施加于所述晶体管的所述源极的方式进行切换，以与使所述晶体管的所述栅极接通的定时相匹配地向所述晶体管的所述源极提供所述第2电位的方式进行切换。
发明的效果
根据本发明涉及的栅极驱动器，以与使晶体管的栅极断开的定时相匹配地将偏移电压施加于晶体管的源极，与使栅极接通的定时相匹配地向晶体管的源极提供第2电位的方式进行切换，因而即使是阈值电压低的晶体管，也不需要增大栅极驱动器的输入电源电压的最大额定值。另外，能够降低设计负担，确保所期望的电压及电流。
附图说明
图1是表示本发明涉及的实施方式1的栅极驱动器的结构的电路图。
图2是表示相对于本发明涉及的实施方式1的栅极驱动器输入、输出的信号的时序的图。
图3是表示电源电路的结构的一个例子的图。
图4是表示本发明涉及的实施方式2的栅极驱动器的结构的电路图。
图5是表示相对于本发明涉及的实施方式2的栅极驱动器输入、输出的信号的时序的图。
图6是表示本发明涉及的实施方式3的半导体模块的内部结构的局部俯视图。
图7是表示现有的半导体模块的内部结构的局部俯视图。
标号的说明
C1旁路电容器，Q1、Q2、Q10 MOS晶体管，PW、PW1、PW2电源电路，SWC切换电路，LG栅极逻辑电路，CP2、CP3导体框。
具体实施方式
＜实施方式1＞
图1是表示本发明涉及的实施方式1的栅极驱动器100的结构的电路图。如图1所示，栅极驱动器100是作为对功率器件即n沟道型MOS晶体管Q10进行驱动的栅极驱动器即集成电路(IC)而构成的。
栅极驱动器100具有在从电源端子OP供给电压Vcc(第1电位)的电源线P(第1电源线)与接地电位(第2电位)的接地线N(第2电源线)之间串联连接的p沟道型MOS晶体管Q1(第1晶体管)及n沟道型MOS晶体管Q2(第2晶体管)。MOS晶体管Q1及Q2互补地动作，MOS晶体管Q1与MOS晶体管Q2的连接节点成为栅极驱动器100的输出节点而输出栅极信号，输入至MOS晶体管Q10的栅极。
从栅极逻辑电路LG向MOS晶体管Q1及MOS晶体管Q2的栅极输入逻辑信号。此外，从外部经由输入端子IT而向栅极逻辑电路LG输入控制信号IN。
在栅极驱动器100内内置有电源电路PW和进行切换控制的切换电路SWC，该切换控制是对电源电路PW的输出电压的输出对象进行切换。电源电路PW是对MOS晶体管10的源极施加负偏置的负偏置电源，其输出与切换电路SWC内的开关SW的节点连接。
开关SW对是将电源电路PW的输出电压输入至MOS晶体管Q10的源极、还是将MOS晶体管Q10的源极与接地(GND)连接进行切换。
切换电路SWC以在栅极驱动器100将接通信号(HI)作为栅极信号而输入至MOS晶体管Q10的定时(timing)将MOS晶体管Q10的源极与接地连接的方式，对开关SW进行控制。
相反，切换电路SWC以在栅极驱动器100将断开信号(LO)作为栅极信号而输入至MOS晶体管Q10的定时，电源电路PW的输出电压被作为以GND为基准的偏移电压Ve而供给至MOS晶体管Q10的源极的方式，对开关SW进行控制。
切换电路SWC基于从栅极逻辑电路LG输出的逻辑信号而检测MOS晶体管Q10的栅极信号的HI及LO，对开关SW进行控制。此外，开关SW的控制信号是通过未图示的控制电路而生成的，但由于基于逻辑信号而对开关SW进行控制，因而简单结构的控制电路即可。此外，开关SW可以由MOS晶体管构成，也可以由双极晶体管构成。
在栅极驱动器100的电源线P与接地线N之间插入平滑电容器SC，在接地线N连接MOS晶体管Q10的源极。此外，在接地线N插入有旁路电容器C1，因而能够在MOS晶体管Q10的接通、断开时的暂态动作时减少配线电感。
电源电路PW以GND为基准而生成偏移电压Ve，通过将其施加于MOS晶体管Q10的源极而用作源极的偏移电压Ve。
如上所述，在向MOS晶体管Q10输入了接通信号(HI)的情况下，在MOS晶体管Q10的源极不施加偏移电压Ve，因而电压Vcc没有被偏移地被提供作为栅极电压Vg。
图2是表示输入至栅极驱动器100、从栅极驱动器100输出的信号的时序的图，示出输入至栅极驱动器100的控制信号IN、从电源电路PW提供的偏移电压Ve以及从栅极驱动器100提供的栅极电压Vg的时序。
如图2所示，MOS晶体管Q10与控制信号IN的接通、断开同步地接通、断开，在向MOS晶体管Q10输入了断开信号的情况下，在MOS晶体管Q10的源极施加偏移电压Ve，因而栅极电压Vg变得比GND电位低出偏移电压Ve的量。但是，在向MOS晶体管Q10输入了接通信号的情况下，没有在MOS晶体管Q10的源极施加偏移电压Ve，因而栅极电压Vg只要提供电压Vcc即可，不需要提供向电压Vcc加上偏移电压Ve的量所得到的电压，不需要增大栅极驱动器的输入电源电压的最大额定值。
偏移电压Ve是在电源电路PW中作为小于或等于电压Vcc的电压而生成的。通过使提供偏移电压Ve的定时与MOS晶体管Q10的栅极的接通、断开的定时同步，从而能够对栅极-源极间的电位差进行控制。但是，如果使偏移电压Ve等于电压Vcc等而使栅极-源极间的电位差变大，则MOS晶体管Q10的正向电压增大，另外，通断速度变快，需要用于速度调整的控制电路等，导致成本的增加。因此，使偏移电压Ve小于或等于电压Vcc，优选小于或等于电压Vcc的50％。
这里，图3示出电源电路PW的结构的一个例子。如图3所示，在被供给电压Vcc的电源端子OP经由电流源CI而连接npn晶体管T1，npn晶体管T1的集电极与电流源CI的输出节点连接，发射极与齐纳二极管D1的阴极连接，齐纳二极管D1的阳极接地。
串联连接的电阻R1及R2与npn晶体管T1并联连接，电阻R1及R2的连接节点与npn晶体管T1的基极连接。
另外，在电源端子OP连接有npn晶体管T2的集电极，npn晶体管T2的基极与电流源CI的输出节点连接，成为与npn晶体管T1进行了达林顿连接的晶体管，npn晶体管T2的发射极成为电源电路PW的输出节点VOUT。
电阻R1及R2通过电阻比率而决定npn晶体管T1的集电极-发射极间的电压，能够通过进行了达林顿连接的npn晶体管T2得到所期望的电压和电流。
这样，电源电路PW采用小规模的结构，因而即使在内置于栅极驱动器100的情况下，也不会导致栅极驱动器100的电路规模的增大，另外，还抑制了成本的增大。
另外，对电源电路PW的输出对象进行切换的切换电路SWC的开关SW也由MOS晶体管或双极晶体管构成，由此能够采用小规模的结构，能够通过追加简单的切换逻辑对电源电路PW的输出对象进行切换，因而能够通过确保栅极逻辑电路LG的耐压水平的增高或耐压的波动裕量而实现用于制造工艺标准化的成本的降低以及品质的确保。
在MOS晶体管Q10断开的定时，对MOS晶体管Q10的栅极施加负偏置(反向偏置)。由于该负偏置达到规定的电压为止的上升时间(储能时间)依赖于栅极驱动器100的灌(sink)电流能力(Qsink)以及电源电路PW的拉(source)电流能力(Qsouce)，因此至少设为Qsouce≥Qsink，由此能够缩短上升时间，加速MOS晶体管Q10的断开动作。
另外，由电源电路PW生成的电压被用作MOS晶体管Q10的源极的偏移电压Ve，需要使提供偏移电压Ve的定时与MOS晶体管Q10的栅极的接通、断开的定时同步的动作，因此电源电路PW需要几十nsec数量级的电压控制。因此，相比于灌电流能力，电源电路PW更要求拉电流能力。
另外，MOS晶体管Q10的栅极电压由Qsouce及Qsink控制，但也可以使用能够独立控制的电源电路PW(负偏置电源)将偏移电压施加于MOS晶体管Q10的源极，由此控制栅极电压。因此，能够实现2个系统中的栅极电压控制，MOS晶体管Q10的输出的速度调整的精度提高，还能够实现由dV/dt控制等引起的EMC噪声的降低、MOS晶体管Q10的构造的标准化等，能够预见品质提高及制造成本的降低。
＜实施方式2＞
图4是表示本发明涉及的实施方式2的栅极驱动器200的结构的电路图。在图4中，对于与使用图1而说明过的栅极驱动器100相同的结构标注相同的标号，省略重复说明。
如图4所示，在栅极驱动器200内，内置有电源电路PW1及PW2、以及对电源电路PW1及PW2的输出对象进行切换的切换电路SWC。电源电路PW1及PW2是负偏置电源，各自的输出分别与切换电路SWC内的开关SW1的2个节点连接。
开关SW1及SW2对是将电源电路PW1及PW2的输出与MOS晶体管Q10的源极连接、还是与接地(GND)连接进行切换。切换电路SWC以在栅极驱动器200将接通信号(HI)作为栅极信号而输入至MOS晶体管Q10的定时，从电源电路PW1的输出切换为电源电路PW2的输出的方式对开关SW1进行控制，在MOS晶体管Q10接通后，在经过一定时间之后，将开关SW2与接地连接。由此，从电源电路PW2的输出电压Vp2分阶段地切换为0V(LO)。
相反，切换电路SWC在栅极驱动器200将断开信号(LO)作为栅极信号而输入至MOS晶体管Q10的定时之前，将电源电路PW2的输出与MOS晶体管Q10的源极连接，然后，在经过一定时间之后，将电源电路PW1的输出与MOS晶体管Q10的源极连接。由此，从电源电路PW2的输出电压Vp2分阶段地切换为电源电路PW1的输出电压Vp1。
此外，电源电路PW1及PW2也可以是与使用图3而说明过的电源电路PW的结构相同的结构。另外，电源电路不限于2个，也可以设置大于或等于2个。
图5是表示相对于栅极驱动器200输入或输出的信号的时序的图，示出输入至栅极驱动器200的控制信号IN、从栅极驱动器200输出的电源电路PW1的输出电压Vp1、电源电路PW2的输出电压Vp2及栅极电压Vg的时序。
如图5所示，MOS晶体管Q10与控制信号IN的接通、断开同步地接通、断开，在向MOS晶体管Q10输入了断开信号的情况下，在MOS晶体管Q10的源极施加电源电路PW1的输出电压Vp1作为偏移电压Ve，因而栅极电压Vg变得比GND电位低出偏移电压Ve的量。但是，如果向MOS晶体管Q10输入接通信号，则施加于MOS晶体管Q10的源极的偏移电压Ve与电源电路PW2的输出电压Vp2相匹配地变低，然后，偏移电压Ve不再施加于MOS晶体管Q10的源极。因此，栅极电压Vg只要提供电压Vcc即可，不需要提供向电压Vcc加上偏移电压Ve的量而得到的电压，不需要增大栅极驱动器的输入电源电压的最大额定值。
另外，与MOS晶体管Q10的接通、断开相匹配地分阶段地变更偏移电压Ve，因而栅极电压控制的精度提高，能够进一步提高MOS晶体管Q10的输出的速度调整的精度。
＜实施方式3＞
以上说明的实施方式1及实施方式2的栅极驱动器100及栅极驱动器200能够作为驱动器IC而搭载于半导体模块。
图6是表示本发明涉及的实施方式3的半导体模块1000的内部结构的局部俯视图。如图6所示，半导体模块1000是将栅极驱动器100或栅极驱动器200作为栅极驱动器GD而与MOS晶体管Q10一起封装件化后的模块。此外，在图6中，为了方便而省略了封装树脂等的图示，但由虚线包围而示出被封装树脂封装的封装件区域PG，该区域外成为模块外部。
如图6所示，半导体模块1000是将3个MOS晶体管Q10封装件化后的模块，3个MOS晶体管Q10在未图示的部分彼此并联连接，成为可得到大输出电流的模块。此外，MOS晶体管10的个数不限定于3个，配置也不限定于横向一列的排列。
3个MOS晶体管Q10分别搭载于导体框CP1之上，在上表面的源极电极焊盘SP连接有多根导线M1。此外，漏极电极设置于与导体框CP1相对侧。
以在俯视观察时与各导体框CP1相对的方式而设置有导体框CP2及导体框CP3，在导体框CP2之上搭载有栅极驱动器GD作为驱动器IC。此外，导体框CP2成为GND端子。
栅极驱动器GD的输出节点与MOS晶体管Q10的栅极电极焊盘GP之间通过导线M2而连接，栅极电压经由导线M2而被施加于MOS晶体管Q10的栅极。
另外，栅极驱动器GD内的电源电路输出的偏移电压Ve经由导线M3而被提供至导体框CP3。导体框CP3是向MOS晶体管Q10的源极提供偏移电压Ve的偏移电压端子。
另外，导体框CP3的端部与MOS晶体管Q10的源极电极焊盘SP之间通过导线M4而连接，偏移电压Ve经由导线M4而被施加于MOS晶体管Q10的源极。
另外，在导体框CP2与导体框CP3之间设置有旁路电容器C1。
如图6所示，将旁路电容器C1设置于模块内部，使偏移电压端子CP3与GND端子CP2相邻地排列，由此偏移电压端子CP3的配线电感Ltan与导线M3的配线电感Lw之间的关系能够设为Lw＞Ltan。
其结果，对MOS晶体管Q10的栅极施加栅极电压的环路(栅极储能环路)成为由从MOS晶体管Q10的源极起经由导线M4、旁路电容器C1以及导体框CP2的环路LP1构成的小的环路。因此，能够抑制MOS晶体管Q10的栅极浪涌。
此外，图7示出将旁路电容器C1设置于模块外部，从模块外部施加负偏置的现有的结构。在图7中，在导体框CP2及导体框CP3之间连接有外部电源EP。在从外部电源EP施加负偏置的情况下，成为在栅极驱动器GD内不具有电源电路及切换电路的现有的结构。就这样的现有的结构而言，栅极储能环路如图7所示成为大的环路LP2，栅极浪涌有可能增大。
另外，如上所述，不仅通过Qsouce及Qsink对MOS晶体管Q10的栅极电压进行控制，还使用能够独立控制的电源电路PW将偏移电压施加于MOS晶体管Q10的源极而控制栅极电压，由此能够实现2个系统中的栅极电压控制，因而也能够通过抑制在各系统中的电流峰值而抑制栅极浪涌。
即，在通过Qsouce及Qsink而对MOS晶体管Q10的栅极电压进行控制的1个系统中的栅极电压控制的情况下，如果要高速地控制栅极电压Vg，则需要仅在该系统中供给、灌入电流。此时，栅极电流的随时间的变化(di/dt)变得急剧，与栅极储能环路的电感叠加而产生过大的浪涌。
这样，栅极浪涌由栅极电流的di/dt和栅极储能环路的电感决定，因此，为了抑制栅极浪涌，通过2个系统中的栅极电压控制而抑制各系统中的电流峰值，使栅极电流的di/dt降低，由此能够抑制栅极浪涌。
另外，如使用图6而说明过的环路LP1那样，也能够通过形成小的栅极储能环路而抑制栅极浪涌。
另外，在进行2个系统中的栅极电压控制的情况下，还可以为了使MOS晶体管Q10高速动作而将Qsource及Qsink设定得高。即，还存在通过将偏移电压施加于MOS晶体管Q10的源极而控制栅极电压的系统，因而通过抑制该系统中的电流峰值，从而即使将Qsource及Qsink设定得高，也不会产生过大的栅极浪涌。此外，为了将Qsource及Qsink设定得高，列举出增大MOS晶体管Q10的栅极宽度而增大MOS晶体管Q10的尺寸这一方法。
另外，如果MOS晶体管Q10的栅极浪涌得到抑制，则MOS晶体管Q10的载波频率特性得到改善。即，如果抑制了栅极浪涌，则由此决定的栅极储能环路的电流的制约得到缓和，因此能够更加迅捷地控制MOS晶体管Q10的栅极电压，MOS晶体管Q10的通断损耗下降，与通断损耗相伴的温度上升得到抑制，载波频率特性得到改善。
如果MOS晶体管Q10的载波频率特性得到改善，则能够实现线圈等无源元件的小型化、成本削减。
<向碳化硅半导体装置的应用>
在以上说明的实施方式1～3中作为控制对象的MOS晶体管Q10不限定于硅(Si)晶体管，也可以是使用了碳化硅(SiC)、氮化镓(GaN)等宽带隙半导体的宽带隙半导体晶体管。
宽带隙半导体晶体管具有如下优点：阈值电压降低，由此能够实现接通电阻的降低，与芯片缩小相伴的成本降低效果比Si晶体管高。
宽带隙半导体晶体管还具有能够在高温、高耐压下使用的优点。
此外，本发明能够在该发明的范围内对各实施方式自由地进行组合，或者对各实施方式适当地进行变形、省略。

Claims (6)

1.一种栅极驱动器，其对晶体管的栅极进行驱动，
该栅极驱动器具有：
互补地进行动作的第1晶体管及第2晶体管，它们在被提供第1电位的第1电源线与被提供比所述第1电位低的第2电位的第2电源线之间串联连接，第1晶体管及第2晶体管的连接节点成为所述栅极驱动器的输出节点；
电源电路，其对所述晶体管的源极施加偏移电压；以及
切换电路，其进行是将从所述电源电路输出的所述偏移电压施加于所述晶体管的所述源极、还是向所述晶体管的所述源极提供所述第2电位的切换控制，
所述切换电路以与使所述晶体管的所述栅极断开的定时相匹配地将所述偏移电压施加于所述晶体管的所述源极，与使所述晶体管的所述栅极接通的定时相匹配地向所述晶体管的所述源极提供所述第2电位的方式进行切换。
2.根据权利要求1所述的栅极驱动器，其中，
所述电源电路包括多个电源电路，
所述多个电源电路各自的输出电压不同，
所述切换电路与使所述晶体管的所述栅极断开的定时相匹配地以使得所述偏移电压分阶段地变高的方式对所述多个电源电路各自的所述输出电压进行切换而施加于所述晶体管的所述源极。
3.根据权利要求1所述的栅极驱动器，其中，
具有：逻辑电路，其输出对所述第1晶体管及第2晶体管的接通、断开进行控制的逻辑信号，
所述切换电路基于所述逻辑信号而进行所述切换控制。
4.根据权利要求1所述的栅极驱动器，其中，
在所述第2电源线与所述晶体管的所述源极之间插入电容器。
5.根据权利要求1所述的栅极驱动器，其中，
所述晶体管是宽带隙半导体晶体管。
6.一种半导体模块，其具有：
权利要求1所述的栅极驱动器；
所述晶体管；
电容器，其被插入至所述晶体管的所述源极与所述第2电源线之间；
接地端子，其搭载所述栅极驱动器；以及
偏移电压端子，其与所述晶体管的所述源极电连接，
所述接地端子与所述偏移电压端子相邻地配置，
从所述电源电路输出的所述偏移电压经由导线而被提供至所述偏移电压端子，
所述电容器连接于所述接地端子与所述偏移电压端子之间。
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