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CN111834446B - 薄膜晶体管及其制作方法、阵列基板、显示面板 - Google Patents

薄膜晶体管及其制作方法、阵列基板、显示面板 Download PDF

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CN111834446B CN202010729664.7A CN202010729664A CN111834446B CN 111834446 B CN111834446 B CN 111834446B CN 202010729664 A CN202010729664 A CN 202010729664A CN 111834446 B CN111834446 B CN 111834446B
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Abstract

本发明提供一种薄膜晶体管及其制作方法、阵列基板、显示面板。本发明提供的薄膜晶体管，设置在衬底基板上，包括栅极、半导体层、源极和漏极，栅极设置在衬底基板上，半导体层、源极和漏极位于栅极上方，其中，栅极包括依次层叠在衬底基板上的粘结层和导电层，粘结层为铜合金层，导电层为铜层；粘结层包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为5.1at％‑9.7at％，铝元素的原子数百分比为15.1at％‑19.7at％。本发明提供的薄膜晶体管及相应的阵列基板能改善栅极的附着性，并提高栅极的导电性，提升栅极的驱动能力。

Description

薄膜晶体管及其制作方法、阵列基板、显示面板
技术领域
本发明涉及液晶显示技术领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板、显示面板。
背景技术
随着显示技术的发展，人们对显示器的显示画质的需求日益增长，高画质、高分辨率的显示器的需求越来越普遍，也越来越得到显示面板生产厂家的重视。薄膜晶体管(Thin-film transistor，简称TFT)是液晶显示面板的主要驱动器件，直接关系到高性能平板显示装置的发展方向。
近年来，在半导体集成电路、平板显示器中薄膜晶体管的电极、布线上开始使用低电阻率的铜薄膜，以铜薄膜作为栅极电路的配线材料，以满足大尺寸、高精度的显示屏幕对薄膜晶体管中栅极电路的驱动能力的要求。由于铜与无机材料间的结合性较差，为了保证栅极电路与下层材料之间的粘附性，通常采用由其他金属材料形成的薄膜作为粘附层，铜薄膜层叠在粘附层上，以保证薄膜晶体管的可靠性。例如，现有的栅极结构多采用Cu/Ti、Cu/MoTi、Cu/Mo、Cu/MoNb等叠层结构。
然而，在薄膜晶体管的制备工艺工程中需经过高温处理，导致粘附层中的金属原子扩散至铜薄膜中而影响其电阻值，从而影响栅极电路的驱动能力。
发明内容
本发明提供一种薄膜晶体管及其制作方法、阵列基板、显示面板，薄膜晶体管及相应的阵列基板能改善栅极的附着性，并提高栅极的导电性，提升栅极的驱动能力。
第一方面，本发明提供一种薄膜晶体管，该薄膜晶体管设置在衬底基板上，包括栅极、半导体层、源极和漏极，栅极设置在衬底基板上，半导体层、源极和漏极位于栅极上方，其中，栅极包括依次层叠在衬底基板上的粘结层和导电层，粘结层为铜合金层，导电层为铜层；粘结层包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为5.1at％-9.7at％，铝元素的原子数百分比为15.1at％-19.7at％。
在一种可能的实施方式中，粘结层的厚度为10nm-40nm，导电层的厚度为200nm-850nm。
在一种可能的实施方式中，源极和漏极分别位于半导体层两侧，且源极和半导体层之间、漏极和半导体层之间均具有重叠区域。
在一种可能的实施方式中，薄膜晶体管还包括栅绝缘层和钝化层，栅绝缘层覆盖在栅极上，半导体层、源极和漏极设置在栅绝缘层上，钝化层覆盖在半导体层、源极和漏极上。
在一种可能的实施方式中，源极和漏极均包括依次层叠在栅绝缘层上的金属过渡层和金属主层。
第二方面，本发明提供一种薄膜晶体管的制作方法，该制作方法包括如下步骤：
在衬底基板上形成栅极，其中，包括依次在衬底基板上形成粘结层和导电层，粘结层为铜合金层，导电层为铜层；粘结层包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为5.1at％-9.7at％，铝元素的原子数百分比为15.1at％-19.7at％；
在栅极上方形成半导体层、源极和漏极。
在一种可能的实施方式中，依次在衬底基板上形成粘结层和导电层，具体包括：
在衬底基板上形成厚度为10nm-40nm的粘结层；
在粘结层上形成厚度为200nm-850nm的导电层。
在一种可能的实施方式中，依次在衬底基板上形成粘结层和导电层，具体包括：
采用磁控溅射在衬底基板上沉积铜合金层；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa；
采用磁控溅射在铜合金层上沉积铜层；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa；
对铜合金层和铜层进行光刻工艺形成层叠的粘结层和导电层。
第三方面，本发明提供一种阵列基板，该阵列基板包括如上任一项所述的薄膜晶体管。
第四方面，本发明提供一种显示面板，该显示面板包括彩膜基板、液晶层和如上所述的阵列基板，彩膜基板和阵列基板相对设置，液晶层夹设在彩膜基板和阵列基板之间。
本发明提供一种薄膜晶体管及其制作方法、阵列基板、显示面板，薄膜晶体管中通过设置依次层叠在衬底基板上的粘结层和导电层作为栅极，并采用铜合金层作为粘结层，采用铜层作为导电层，作为粘结层的铜合金层具体包含铜元素、镁元素和铝元素，粘结层中的镁元素和铝元素与衬底基板中的氧原子具有较强的结合能力，可起到较强的粘结作用，可增强导电层与衬底基板之间的粘附性，提高导电层的稳定性；并且，通过粘结层中的铜原子向导电层扩散可增强导电层的导电性；其中，通过将粘结层中的镁元素的原子数百分比控制在5.1％-9.7％之间、铝元素的原子数百分比控制在15.1％-19.7％之间，可以使图形化的栅极更规则，可以保护栅极不被腐蚀和出现断线现象。
附图说明
为了更清楚地说明本发明或现有技术的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例一提供的薄膜晶体管的结构示意图；
图2为一种粘结层为其他配比的栅极的扫描电镜图；
图3为具有发明实施例一提供的粘结层配比的栅极的扫描电镜图；
图4为本发明实施例二提供的薄膜晶体管的制作方法的流程示意图；
图5为本发明实施例二提供的依次在衬底基板上形成粘结层和导电层的流程示意图；
图6为本发明实施例二提供的在衬底基板上依次形成铜合金层和铜层的结构示意图；
图7为本发明实施例二提供的形成栅极的结构示意图；
图8为本发明实施例二提供的形成栅绝缘层的结构示意图；
图9为本发明实施例二提供的形成半导体层、源极和漏极的结构示意图；
图10为本发明实施例二提供的形成钝化层的结构示意图；
图11为本发明实施例三提供的阵列基板的结构示意图；
图11a为本发明实施例三提供的在钝化层中形成接触孔的结构示意图。
附图标记说明：
1-衬底基板；2-栅极；21-粘结层；21a-铜合金层；22-导电层；22a-铜层；31-半导体层；32-源极；33-漏极；34-金属过渡层；35-金属主层；4-栅绝缘层；5-钝化层；51-接触孔；6-像素电极；7-光刻胶层；8-尖角。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
实施例一
图1为本发明实施例一提供的薄膜晶体管的结构示意图；图2为一种粘结层为其他配比的栅极的扫描电镜图；图3为具有发明实施例一提供的粘结层配比的栅极的扫描电镜图。
如图1所示，本实施例提供一种薄膜晶体管，该薄膜晶体管设置在衬底基板1上，包括栅极2、半导体层31、源极32和漏极33，栅极2设置在衬底基板1上，半导体层31、源极32和漏极33位于栅极2上方，其中，栅极2包括依次层叠在衬底基板1上的粘结层21和导电层22。
本实施例提供的薄膜晶体管包括栅极2和半导体层31、源极32和漏极33，栅极2直接设置在衬底基板1上，衬底基板1作为承载薄膜晶体管的基础承载结构，薄膜晶体管的其余结构层也均设置在衬底基板1上。其中，衬底基板1可以是石英或玻璃基板。
薄膜晶体管(Thin-film transistor，简称TFT)还包括栅绝缘层4和钝化层5，栅极2直接设置在衬底基板1上，栅绝缘层4形成在栅极2上，并且栅绝缘层4覆盖衬底基板1和栅极2，半导体层31、源极32和漏极33设置在栅绝缘层4上。通过栅绝缘层4间隔在栅极2和半导体层31、源极32、漏极33之间，以将栅极2和半导体层31、源极32、漏极33之间彼此绝缘。
钝化层5形成在半导体层31、源极32、漏极33之上，并且钝化层5覆盖栅绝缘层4和半导体层31、源极32、漏极33。通常钝化层5与衬底基板1设置在薄膜晶体管的相对两侧，钝化层5构成薄膜晶体管的外表面，通过钝化层5可以保护半导体层31、源极32、漏极33，避免半导体层31、源极32、漏极33受外界影响。
其中，源极32和漏极33分别位于半导体层31的两侧。具体的，如图1所示，源极32和半导体层31之间具有重叠区域，漏极33和半导体层31之间也具有重叠区域，这样源极32信号可以通过半导体层31传递至漏极33。
在实际应用中，源极32和漏极33可同时形成，可以先在栅绝缘层4上形成半导体层31，再在半导体层31两侧形成源极32和漏极33，即源极32和漏极33分别搭接在半导体层31两侧的表面上；或者可以先在栅绝缘层4上形成源极32和漏极33，源极32和漏极33之间具有间隙，然后在该间隙内形成半导体层31，即半导体层31的两侧分别道街在源极32和漏极33上。本实施例对此不作具体限制。
可以理解的是，栅极2中产生的电信号，可将通过栅绝缘层4与其间隔设置的半导体层31导体化，使半导体层31能够将源极32上的电信号传递至漏极33；而在栅极2未通电时，半导体层31则维持其半导体特性。
其中，通过在栅极2和半导体层31之间设置栅绝缘层4，栅绝缘层4可对半导体层31进行保护，避免栅极2中的金属原子扩散至半导体层31，进而影响半导体层31的半导体特性。
如图1所示，具体的，本实施例中，设置在衬底基板1上的栅极2包括粘结层21和导电层22，粘结层21直接设置在衬底基板1上，导电层22层叠在粘结层21上。粘结层21主要用于增强导电层22与衬底基板1之间的粘附性，避免导电层22从衬底基板1上剥离，提高导电层22与衬底基板1之间的连接强度，提高导电层22的稳定性。
导电层22主要用于发挥栅极2的作用，导电层22具有良好的导电性，以提高栅极2的驱动能力，使栅极2可以更快速、更稳定的将半导体层31导体化，进而提高薄膜晶体管的响应速度。
本实施例中，粘结层21为铜合金层21a，导电层22为铜层22a。采用铜层22a作为导电层22，由于铜的电阻率低，因而可以提高栅极2中的电信号的传达速度，并且可较低消耗的电量，这样可以使大尺寸的显示面板具有更均匀的亮度显示，同时可以降低显示面板的制作成本。
现有技术中，栅极2采用双层的层叠结构时，下层的结构层通常也可用于增强上层的结构层与衬底基板1之间的粘附性，例如，上层同样为铜层22a，以保证上层的导电性，下层则可以采用Ti、Mo等单金属层或MoTi、MoNb等合金层，以此提高上层与衬底基板1之间的粘附性。
但是，在薄膜晶体管的制备工艺过程中，往往需要经过高温处理，例如需要经过将近300℃-500℃的高温处理，这会导致下层中的其他金属原子扩散至上层的铜层22a中，例如Ti、Mo等金属原子扩散至铜层22a，由于这些金属元素和上层的Cu元素的热膨胀系数不同，因而在高温处理过程中，这些金属元素会使上层的结构层产生较多的晶体裂纹，进而会影响作为导电层22的铜层22a的电阻值，增大了导电层22的阻抗，从而影响了栅极2的驱动能力。
为了防止下层的粘结层21影响上层的铜层22a作为导电层22的导电性，本实施例中，作为粘结层21的铜合金层21a采用铜元素、镁元素和铝元素共同形成的复合金属层。
一方面，粘结层21中的Mg元素和Al元素与衬底基板1中的氧原子有较强的结合能力，可以保证栅极2与衬底基板1之间具有较好的粘附性，从而可防止栅极2从衬底基板1上剥离，提高栅极2与衬底基板1的连接强度，保证栅极2的可靠性。
另一方面，粘结层21中的Cu原子可以和导电层22中的Cu原子结合，相容性较好，可以补充导电层22中的Cu元素含量，进而可以提高导电层22的导电性，提升栅极2的驱动能力。
对于粘结层21中各金属元素的迁移方向，由于Mg和Al与氧原子的结合能力较强，因而Mg和Al会朝向衬底基板1的方向迁移，以增强栅极2的粘附性；而粘结层21中的Cu和导电层22中的Cu的结合能力较强，粘结层21中的Cu可朝向导电层22的方向迁移，补充导电层22中的Cu原子，这样导电层22即使在高温环境下，也不易产生热应力变形而导致晶体裂纹，即导电层22中的晶体裂纹较少，导电层22的导电性较好。
其中，为了使栅极2中的粘结层21和导电层22具有更规整的层级结构，本实施例中，粘结层21中的Mg元素的原子数百分比为5.1at％-9.7at％，Al元素的原子数百分比为15.1at％-19.7at％，其余均为Cu元素。
应理解，本实施例的粘结层21中，Mg元素的原子数百分比的范围为5.1at％-9.7at％、Al元素的原子数百分比的范围为15.1at％-19.7at％，其余均为Cu元素；至于Cu元素、Mg元素、Al元素三者的具体原子数百分含量，本实施例不作具体限定。
在一些实施例中，粘结层21中Mg元素的原子数百分比的范围为5.1at％-8.7at％、Al元素的原子数百分比的范围为15.1at％-18.7at％，其余均为Cu元素；在一种优选实施例中，粘结层21中Mg元素的原子数百分比为6.3at％、Al元素的原子数百分比为16.7at％、Cu元素的原子数百分比为77at％。
如图2所示，示出了一种栅极2的扫描电镜图，图2中所示的栅极2位于衬底基板1上，栅极2上方为光刻胶层7，其中，栅极2同样包括直接形成在衬底基板1上的铜合金层21a和形成在铜合金层21a上的铜层22a，铜合金层21a包含Cu元素、Mg元素和Al元素。与本实施例不同的是，铜合金层21a中的Mg元素的原子数百分比为0.5at％-3at％、Al元素的原子数百分比为5at％-13at％。
如图2所示，栅极2在经过光刻工艺形成图形化的栅极2后，刻蚀后，铜合金层21a的边缘部分由于被过度刻蚀，而在铜层22a和铜合金层21a之间形成明显的尖角8。如此，在之后的在栅极2上沉积形成栅绝缘层4的步骤中，由于栅绝缘层4通常为脆性较大的SiNn层和/或SiOn层，该尖角8形成应力集中点，栅绝缘层4容易在该尖角8周围出现裂缝；在后续刻蚀形成源极32和漏极33时，刻蚀液会通过栅绝缘层4中的裂缝而渗漏至与栅极2接触，刻蚀液会腐蚀栅极2，进而会造成栅极2局部缺失甚至断线，影响栅极2的性能。
对此，如图3所示，在一种具体实施例中，本实施例通过将粘结层21中的Mg元素的原子数百分比设置为6.3at％、Al元素的原子数百分比设置为16.7at％、Cu元素的原子数百分比相应设置为77at％。刻蚀后形成的图形化的栅极2中，导电层22和粘结层21的边缘可形成坡度较为一致的蚀刻角，导电层22和粘结层21之间没有明显的边缘界限，两者之间不会形成尖角8，这可帮助后续沉积形成较好的栅绝缘层4，以防栅绝缘层4在栅极2的边界部位出现明显的裂缝，进而也可保护栅极2不受后续蚀刻工序的影响。
在一种可能的实施方式中，栅极2的粘结层21的厚度可以为10nm-40nm。通过将粘结层21的厚度设置在10nm-40nm之间，一方面，粘结层21的厚度不至于过小，可以保证粘结层21具有足够的粘附能力，将导电层22牢固的粘附在衬底基板1上；另一方面，粘结层21的厚度不至于过大，粘结层21厚度过大可能会导致其难以刻蚀，会降低栅极2图形化的效果。示例性的，粘结层21的厚度为35nm。
导电层22的厚度可以为200nm-850nm。通过将栅极2中的导电层22的厚度设置在200nm-850nm之间，一方面，导电层22的厚度不至于过小，厚度过小会导致导电层22的导电性能降低，导电层22可能无法满足要求；另一方面，导电层22的厚度不至于过大，导电层22厚度过大同样会导致其难以刻蚀，会降低栅极2图形化的效果。示例性的，导电层22的厚度为500nm。
以下为将本实施例提供的栅极2与现有技术中提供的栅极结构(上层为Cu层、下层为非铜合金层21a)进行的试验。其中，本实施例中的栅极2的粘结层21的具体配比为：Mg元素的原子数百分比为6.3at％、Al元素的原子数百分比为16.7at％、Cu元素的原子数百分比相应为77at％。对比示例结果如下：
试验一：以栅极由下层的Ti层和上层的Cu层构成作为样品进行对比，控制样品中的Cu层及本实施例中的导电层22的厚度均为400nm、样品中的Ti层和本实施例中的粘结层21的厚度均为30nm，通过对样品和本实施例中的栅极2在温度为450℃的条件下进行退火处理，检测两者的电阻值变化。
试验结果：样品退火后的电阻值比退火前的电阻值增大了38.34％，而本实施例的栅极2退火后的电阻值仅比退火前的电阻值增大了18.18％。由此可见，本实施例的栅极2相比样品在退火后电阻值的增长幅度有明显改善，表明本实施例的粘结层21中的Mg原子和Al原子无明显扩散至导电层22，高温退火对本实施例的栅极2的影响较小。
试验二：同样以栅极由下层的Ti层和上层的Cu层构成作为样品进行对比，控制样品中的Cu层及本实施例中的导电层22的厚度均为620nm、样品中的Ti层和本实施例中的粘结层21的厚度均为35nm，通过对样品和本实施例中的栅极2在温度为500℃的条件下进行退火处理，检测两者的表面粗糙度变化，结果如下表1中所示。
试验结果：样品退火后的表面粗糙度比退火前的表面粗糙度有明显增大，这表明样品中的金属晶体被撕裂的程度较为严重，样品的阻抗升高较多，而导电性降低较多；而本实施例的栅极2退火后的表面粗糙度比退火前的表面粗糙度没有明显的增大，本实施例的栅极2在退火前后的表面粗糙度变化较小，这表明本实施例的栅极2在经历退火后依然能维持较为规整的晶体排布形状，阻抗依然较小，导电性能保持良好，这对薄膜晶体管后续的成膜工艺的影响较小。
Figure BDA0002602639310000081
表1样品(Cu/Ti)与本实施例的栅极退火前后的表面粗糙度Ra对比
如图1所示，本实施例中，源极32和漏极33可以均包括依次层叠在栅绝缘层4上的金属过渡层34和金属主层35。与栅极2的粘结层21和导电层22双层叠加结构类似的，本实施例中的源极32和漏极33同样可以金属过渡层34和金属主层35双层叠加结构。
如前所述，源极32和漏极33形成在栅绝缘层4上，并且源极32和漏极33可以通过同样的材料并经同一道工序形成。具体的，可以先在栅绝缘层4上形成金属过渡层34，然后在金属过渡层34上形成金属主层35。
其中，与栅极2中的粘结层21同样的，源极32和漏极33中的金属过渡层34也主要起粘附作用，以增强金属主层35与栅绝缘层4之间的连接强度，避免金属主层35从栅绝缘层4剥离，提高源极32和漏极33的可靠性；层叠在金属过渡层34上的金属主层35则主要发挥源极32和漏极33的导电作用，保证源极32和漏极33之间传输电信号的能力。
需要说明的是，源极32和漏极33虽然与栅极2的双层叠加结构类似，但源极32和漏极33中形成金属过渡层34和金属主层35的金属材料和/或金属合金材料可以和栅极2不同，本实施例对形成源极32和漏极33的材料不做具体限制。
本实施例提供的薄膜晶体管，通过设置依次层叠在衬底基板上的粘结层和导电层作为栅极，并采用铜合金层作为粘结层，采用铜层作为导电层，作为粘结层的铜合金层具体包含铜元素、镁元素和铝元素，粘结层中的镁元素和铝元素与衬底基板中的氧原子具有较强的结合能力，可起到较强的粘结作用，可增强导电层与衬底基板之间的粘附性，提高导电层的稳定性；并且，通过粘结层中的铜原子向导电层扩散可增强导电层的导电性；其中，通过将粘结层中的镁元素的原子数百分比控制在5.1％-9.7％之间、铝元素的原子数百分比控制在15.1％-19.7％之间，可以使图形化的栅极更规则，可以保护栅极不被腐蚀和出现断线现象。
实施例二
图4为本发明实施例二提供的薄膜晶体管的制作方法的流程示意图；图5为本发明实施例二提供的依次在衬底基板上形成粘结层和导电层的流程示意图；图6为本发明实施例二提供的在衬底基板上依次形成铜合金层和铜层的结构示意图；图7为本发明实施例二提供的形成栅极的结构示意图；图8为本发明实施例二提供的形成栅绝缘层的结构示意图；图9为本发明实施例二提供的形成半导体层、源极和漏极的结构示意图；图10为本发明实施例二提供的形成钝化层的结构示意图。
本实施例提供一种薄膜晶体管的制作方法，该制作方法用于制作形成实施例一所述的薄膜晶体管。薄膜晶体管的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。
如图4所示，本实施例提供的薄膜晶体管的制作方法，包括如下步骤：
S100、在衬底基板1上形成栅极2，其中，包括依次在衬底基板1上形成粘结层21和导电层22，粘结层21为铜合金层21a，导电层22为铜层22a；粘结层21包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为5.1at％-9.7at％，铝元素的原子数百分比为15.1at％-19.7at％。
其中，如图5所示，依次在衬底基板1上形成粘结层21和导电层22，具体包括：
S110、采用磁控溅射在衬底基板1上沉积铜合金层21a；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa。
如图6所示，首先提供一衬底基板1，将衬底基板1清洗并烘干后，通过磁控溅射的方式在衬底基板1上沉积形成铜合金层21a，具体的，形成CuMgAl合金层，其中，Mg元素的原子数百分比为5.1at％-9.7at％，Al元素的原子数百分比为15.1at％-19.7at％。
具体的，采用磁控溅射沉积铜合金层21a的工艺参数为：成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa，以期获得晶粒化程度较好的铜合金层21a，保证铜合金层21a具有较好的粘附性能。采用上述工艺参数在衬底基板1上沉积形成的铜合金层21a的厚度可以为10nm-40nm，以获得厚度在该范围内的粘结层21。
在一种具体实施方式中，采用磁控溅射沉积铜合金层21a，控制成膜功率为40KW、成膜温度为50℃、成膜压力为0.32Pa，沉积形成厚度为35nm的铜合金层21a，且铜合金层21a中Mg元素的原子数百分比为6.3at％、Al元素的原子数百分比为16.7at％、Cu元素的原子数百分比为77at％。
S120、采用磁控溅射在铜合金层21a上沉积铜层22a；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa。
如图6所示，铜合金层21a形成后，接着在铜合金层21a上通过磁控溅射的方式沉积形成铜层22a。具体的，采用磁控溅射沉积铜层22a的工艺参数为：成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa，以期获得晶粒化程度较好的铜层22a，保证铜层22a具有较好的导电性能。
采用上述工艺参数在铜合金层21a上沉积形成的铜层22a的厚度可以为200nm-850nm，以获得厚度在该范围内的导电层22。
在一种具体实施方式中，采用磁控溅射沉积铜层22a，控制成膜功率为40KW、成膜温度为50℃、成膜压力为0.32Pa，沉积形成厚度为500nm的铜层22a。
S130、对铜合金层21a和铜层22a进行光刻工艺形成层叠的粘结层21和导电层22。
如图7所示，通过磁控溅射方式在衬底基板1上依次沉积形成铜合金层21a和铜层22a后，接下来是通过光刻工艺对铜层22a和铜合金层21a进行图形化处理，以形成图形化的栅极2，即形成图形化的粘结层21和导电层22。
对铜合金层21a和铜层22a进行光刻工艺形成栅极2，具体过程可以为：先在铜层22a上涂覆一层光刻胶层，在铜层22a上方设置掩模版，掩模版上设置有透光区和不透光区，紫外光通过掩模版照射到光刻胶层表面，引起光刻胶层的曝光区域的光刻胶发生化学反应，再通过显影技术溶解去除曝光区域的光刻胶(正性光刻胶)或未曝光区域的光刻胶(负性光刻胶)；如此光刻胶层中剩余的光刻胶仅覆盖铜层22a中对应栅极2的区域，铜层22a的其他区域均暴露出来，此时再对暴露出来的铜层22a的区域进行刻蚀，刻蚀掉暴露的铜层22a以及位于铜层22a下方的铜合金层21a，最终仅保留栅极2对应的部分铜层22a和部分铜合金层21a，最后再清除覆盖该部分铜层22a的光刻胶，便可在衬底基板1上形成图形化的栅极2。
可以理解的是，利用紫外光通过掩模版照射向光刻胶层，以使掩模版上的掩模图形转移到光刻胶层形成光刻胶层图形的曝光和显影工艺，以及形成光刻胶层图形后对未被光刻胶层覆盖的区域进行刻蚀的工艺，与上述工艺流程相同或类似，对于本实施例之后出现的曝光显影及刻蚀过程，不再一一赘述。
S200、在栅极2上方形成半导体层31、源极32和漏极33。
在衬底基板1上形成图形化的栅极2后，再在栅极2上方形成半导体层31、源极32和漏极33。
其中，如图8所示，在形成半导体层31、源极32和漏极33之前，包括在栅极2上形成栅绝缘层4。栅绝缘层4可以通过化学气相沉积(Chemical Vapor Deposition，简称：CVD)工艺沉积形成栅绝缘层4。示例性的，栅绝缘层4可以为SiNn层、SiOn层或依次层叠的SiNn层和SiOn层。
如图9所示，形成栅绝缘层4后，在栅绝缘层4上形成半导体层31、源极32和漏极33。其中，源极32和漏极33分别位于半导体层31两侧，源极32和漏极33由同一层金属形成，且源极32和半导体层31之间、漏极33和半导体层31均具有重叠区域。
具体的，半导体层31同样可以通过磁控溅射的方式沉积形成，源极32和漏极33可以同时通过磁控溅射的方式沉积形成。
其中，可以先在栅绝缘层4上通过磁控溅射的方式沉积形成半导体金属层，再对半导体金属层进行光刻工艺形成图形化的半导体层31，然后通过磁控溅射的方式沉积形成源/漏极金属层，通过对源/漏极金属层进行光刻工艺形成图形化的源极32和漏极33，源极32和漏极33分别搭接在半导体层31的两侧上。
或者，可以先在栅绝缘层4上通过磁控溅射的方式沉积形成源/漏极金属层，再对源/漏极金属层进行光刻工艺形成图形化的源极32和漏极33，然后通过磁控溅射的方式沉积形成半导体金属层，通过对半导体金属层进行光刻工艺形成图形化的半导体层31，半导体层31的两侧分别搭接在源极32和漏极33上。
对于源极32和漏极33包括依次层叠的金属过渡层34和金属主层35的结构形式，可以先在栅绝缘层4上通过磁控溅射的方式沉积形成金属过渡层34，再在金属过渡层34上通过磁控溅射的方式沉积形成金属主层35，然后对金属主层35和金属过渡层34进行光刻工艺，形成图形化的源极32和漏极33。
如图10所示，在栅绝缘层4上形成半导体层31、源极32和漏极33后，还包括在半导体层31、源极32和漏极33上沉积形成钝化层5，钝化层5覆盖栅绝缘层4和半导体层31、源极32、漏极33。其中，钝化层5可以通过CVD工艺沉积形成。示例性的，钝化层5可以为SiNn层、SiOn层或依次层叠在栅绝缘层4上的SiOn层和SiNn层。
实施例三
图11为本发明实施例三提供的阵列基板的结构示意图；图11a为本发明实施例三提供的在钝化层中形成接触孔的结构示意图。
如图11所示，本实施例提供一种阵列基板，该阵列基板包括实施例一所述的薄膜晶体管。其中，薄膜晶体管的结构、功能以及工作原理在实施例一中进行了详细的介绍，此处不再赘述。
阵列基板包括衬底基板1及设置在衬底基板1上的薄膜晶体管和像素电极6，其中，衬底基板1可以是石英基板或玻璃基板。应当理解的是，对于液晶显示面板中应用的阵列基板，阵列基板像素区域中通常设置有多条数据线和扫描线，多条数据线和多条扫描线将像素区域划分为多个子像素，每个子像素中均设有至少一个薄膜晶体管。
具体的，多条数据线之间相互平行间隔设置，多条扫描线之间相互平行间隔设置，且数据线和扫描线在空间上横纵交错设置。以阵列基板的形状为矩形为例，数据线可以沿阵列基板的宽度方向延伸，扫描线可以沿阵列基板的长度方向延伸，通过数据线和扫描线的相互交错，在阵列基板上形成多个呈矩阵式排布的子像素。
其中，数据线和扫描线对薄膜晶体管的驱动方式可以采用逐行扫描等现有的驱动方式，此处不再赘述。
薄膜晶体管包括设置在衬底基板1上的栅极2、覆盖栅极2和衬底基板1的栅绝缘层4、设置在栅绝缘层4上的半导体层31、源极32和漏极33以及覆盖半导体层31、源极32、漏极33和栅绝缘层4的钝化层5。其中，源极32和漏极33分别位于半导体层31两侧，且源极32和半导体层31之间、漏极33和半导体层31之间均具有重叠区域。
对于每个子像素，源极32可以对应数据线设置，即源极32与数据线同层设置，源极32可以为数据线上连接的分支；同样的，栅极2可以对应扫描线设置，即栅极2与扫描线同层设置，栅极2可以为扫描线上连接的分支。
可以理解的是，扫描线的结构和构成可以与栅极2相同，即扫描线包括粘结层(铜合金层)和导电层(铜层)，且扫描线的粘结层包含Cu元素、Mg元素和Al元素，其中Mg元素的原子数百分比为0.5at％-3at％、Al元素的原子数百分比为5at％-13at％，其余均为Cu元素。
进一步的，扫描线的粘结层中Mg元素的原子数百分比的范围为5.1at％-8.7at％、Al元素的原子数百分比的范围为15.1at％-18.7at％，其余均为Cu元素；在一种优选实施例中，扫描线的粘结层21中Mg元素的原子数百分比为6.3at％、Al元素的原子数百分比为16.7at％、Cu元素的原子数百分比为77at％。
另外，扫描线的粘结层的厚度可以为10nm-40nm，例如扫描线的粘结层的厚度为35nm；扫描线的导电层的厚度可以为200nm-850nm，例如扫描线的导电层的厚度为500nm。
像素电极6设置在钝化层5上，钝化层5中设有接触孔51，接触孔51贯通钝化层5的两侧，且接触孔51与漏极33的局部区域对应，像素电极6伸入接触孔51内与漏极33接触。这样通过漏极33可以将薄膜晶体管的电信号传递至像素电极6，进而对像素电极6进行充放电。
可以理解的是，扫描线通电产生电信号后，将电信号传递至栅极2，栅极2带电可将通过栅绝缘层4与其间隔设置的半导体层31导体化，使半导体层31能够将源极32上的电信号传递至漏极33，漏极33再将电信号传递至像素电极6；而在扫描线未通电时，半导体层31则维持其半导体特性。
如图11a所示，在钝化层5上形成与漏极33接触的像素电极6之前，首先在钝化层5中刻蚀形成接触孔51，接触孔51贯通钝化层5并与漏极33的局部区域对应；然后在钝化层5上沉积形成透明导电层22，透明导电层22的局部区域伸入接触孔51内并与漏极33接触，最后对透明导电层22进行光刻工艺，形成图形化的像素电极6。
实施例四
本实施例提供一种显示面板，该显示面板包括彩膜基板、液晶层和阵列基板，彩膜基板和阵列基板相对设置，液晶层夹设在彩膜基板和阵列基板之间。通过在阵列基板和彩膜基板之间施加电场，电场中的电压可以控制液晶层内的液晶分子的排列状况，从而达到遮光和透光的目的，以使显示面板显示图像。
其中，阵列基板的结构、功能以及工作原理在实施例三中进行了详细的介绍，此处不再赘述。
本实施例的另一方面还提供一种显示装置，显示装置包括上述显示面板。示例性的，本实施例中，显示装置可以为液晶电视、笔记本电脑、平板电脑、电子纸等。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (8)

1.一种薄膜晶体管，设置在衬底基板上，包括栅极、半导体层、源极和漏极，其特征在于，所述栅极设置在所述衬底基板上，所述半导体层、源极和漏极位于所述栅极上方，其中，所述栅极包括依次层叠在所述衬底基板上的粘结层和导电层，所述粘结层为铜合金层，所述导电层为铜层；所述粘结层包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为6.3at％，铝元素的原子数百分比为16.7at％，铜元素的原子数百分比为77at％，刻蚀后形成的图形化的栅极中，所述导电层和所述粘结层的边缘形成坡度较为一致的蚀刻角，所述导电层和所述粘结层之间没有明显的边缘界限，两者之间不会形成尖角；
所述粘结层的厚度为10nm-40nm，所述导电层的厚度为200nm-850nm。
2.根据权利要求1所述的薄膜晶体管，其特征在于，所述源极和所述漏极分别位于所述半导体层两侧，且所述源极和所述半导体层之间、所述漏极和所述半导体层之间均具有重叠区域。
3.根据权利要求2所述的薄膜晶体管，其特征在于，还包括栅绝缘层和钝化层，所述栅绝缘层覆盖在所述栅极上，所述半导体层、源极和漏极设置在所述栅绝缘层上，所述钝化层覆盖在所述半导体层、源极和漏极上。
4.根据权利要求3所述的薄膜晶体管，其特征在于，所述源极和所述漏极均包括依次层叠在所述栅绝缘层上的金属过渡层和金属主层。
5.一种薄膜晶体管的制作方法，其特征在于，包括如下步骤：
在衬底基板上形成栅极，其中，包括依次在所述衬底基板上形成粘结层和导电层，所述粘结层为铜合金层，所述导电层为铜层；所述粘结层包含铜元素、镁元素和铝元素，其中，镁元素的原子数百分比为6.3at％，铝元素的原子数百分比为16.7at％，铜元素的原子数百分比为77at％，刻蚀后形成的图形化的栅极中，所述导电层和所述粘结层的边缘形成坡度较为一致的蚀刻角，所述导电层和所述粘结层之间没有明显的边缘界限，两者之间不会形成尖角；
在所述栅极上方形成半导体层、源极和漏极；
所述依次在所述衬底基板上形成粘结层和导电层，具体包括：
在所述衬底基板上形成厚度为10nm-40nm的粘结层；
在所述粘结层上形成厚度为200nm-850nm的导电层。
6.根据权利要求5所述的薄膜晶体管的制作方法，其特征在于，所述依次在所述衬底基板上形成粘结层和导电层，具体包括：
采用磁控溅射在所述衬底基板上沉积所述铜合金层；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa；
采用磁控溅射在所述铜合金层上沉积所述铜层；其中，控制成膜功率为15KW-55KW、成膜温度为26℃-100℃、成膜压力为0.2Pa-0.4Pa；
对所述铜合金层和所述铜层进行光刻工艺形成层叠的所述粘结层和所述导电层。
7.一种阵列基板，其特征在于，包括权利要求1-4任一项所述的薄膜晶体管。
8.一种显示面板，其特征在于，包括彩膜基板、液晶层和权利要求7所述的阵列基板，所述彩膜基板和所述阵列基板相对设置，所述液晶层夹设在所述彩膜基板和所述阵列基板之间。
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