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CN111696942A - 半导体存储装置及其制造方法 - Google Patents

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CN111696942A CN201910715102.4A CN201910715102A CN111696942A CN 111696942 A CN111696942 A CN 111696942A CN 201910715102 A CN201910715102 A CN 201910715102A CN 111696942 A CN111696942 A CN 111696942A
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Abstract

本发明的实施方式涉及一种半导体存储装置及其制造方法。实施方式的半导体存储装置具备具有多个存储单元的单元阵列区域及包围单元阵列区域而配置在端部的外缘部，在单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且多个导电层的端部具有成为阶梯状的面向外缘部的阶梯部，在阶梯部中的至少1阶的中央部，具有朝单元阵列区域内侧的凹陷。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有2019年3月12日提出申请的日本专利申请号2019-44919的优先权的利益，该日本专利申请的全部内容在本申请中被引用。
技术领域
本发明的实施方式涉及一种半导体存储装置及其制造方法。
背景技术
近年来，推进半导体存储装置的微细化，提出具有积层结构的存储单元的三维积层型非易失性存储器。在三维积层型非易失性存储器中，为了将在高度方向上配置的存储单元各层中的字线拉出，有时采用阶梯状的结构。这种阶梯状的结构例如是通过一面将掩模图案细化一面对积层结构进行蚀刻而获得。
发明内容
一实施方式提供一种可提高掩模图案的细化精度的半导体存储装置及半导体存储装置的制造方法。
实施方式的半导体存储装置具备具有多个存储单元的单元阵列区域及包围所述单元阵列区域而配置在端部的外缘部，且在所述单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且所述多个导电层的端部具有成为阶梯状的面向所述外缘部的阶梯部，在所述阶梯部中的至少1阶的中央部，具有朝所述单元阵列区域内侧的凹陷。
附图说明
图1A及图1B是示意性表示实施方式的半导体存储装置的构成的一例的图。
图2A及图2B是表示实施方式的半导体存储装置的一部分构成的详细例的图。
图3是表示实施方式的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。
图4A及图4B、图5A及图5B、图6A及图6B、图7A及图7B、图8A及图8B、图9A及图9B、图10A及图10B、图11A及图11B、图12A及图12B、图13A及图13B、图14A及图14B、图15A及图15B、图16A及图16B、图17A及图17B、图18A及图18B、图19A及图19B是表示实施方式的半导体存储装置的制造方法的一步骤的剖视图及俯视图。
图20A及图20B是表示比较例的半导体存储装置的制造方法的一步骤的剖视图及俯视图。
图21是表示实施方式的变化例1的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。
图22是示意性表示实施方式的变化例1的半导体存储装置的构成的一例的图。
图23是表示实施方式的变化例2的半导体存储装置的制造方法的一步骤的抗蚀图案的配置例的俯视图。
图24A及图24B是示意性表示实施方式的变化例2的半导体存储装置的构成的一例的图。
具体实施方式
以下，一面参考附图，一面详细地说明本发明。此外，并非要通过下述实施方式来限定本发明。另外，在下述实施方式的构成要素中，包含本领域技术人员可容易假定的要素或实质上相同的要素。
(半导体存储装置的构成例)
图1A及图1B是示意性表示实施方式的半导体存储装置1的构成的一例的图。图1A是实施方式的半导体存储装置1的俯视图，图1B是实施方式的半导体存储装置1的X方向的剖视图。
如图1A及图1B所示，半导体存储装置1具备：以芯片状切出的衬底10c、配置在衬底10c上的单元阵列区域20、以及作为外缘部的划线30。
单元阵列区域20是形成着成为半导体元件的图案的区域。另外，划线30是形成着用于半导体存储装置1的制造处理的定位标记等图案的区域。单元阵列区域20配置在衬底10c的中央部，划线30以包围单元阵列区域20的方式配置在衬底10c的端部。
单元阵列区域20具有包含配置着作为存储元件的存储单元的存储器部及有助于存储单元的动作的周边电路的平面。在图1A及图1B的例子中，单元阵列区域20具有2个平面。在各个平面，存储器部分别具备周边电路，因此各个平面可相互独立地动作。
在单元阵列区域20的各平面内，配置由多个层构成的积层体LM。在这些积层体LM内，三维配置多个存储单元。关于积层体LM的详细构成将在以下叙述。
在划线30的特定位置，配置由多个层构成的积层体LMd。在这些积层体LMd内并未配置存储单元，积层体LMd是虚设的积层体。关于积层体LMd的详细构成将在以下叙述。
此处，就划线30中的积层体LMd的配置更详细地进行说明。积层体LMd配置在划线30内的X方向侧的端部、且与单元阵列区域20的角部对向的位置附近。所谓单元阵列区域20的角部是单元阵列区域20中的例如至少2方向由划线30包围的区域。即，在图1A及图1B的例子中，积层体LMd配置在相对于单元阵列区域20的4个角部在X方向对向的划线30的4个端部。
更具体而言，1个积层体LMd从与单元阵列区域20的角部对向的位置朝与单元阵列区域20的中央部对向的位置，在划线30的端部上以特定距离沿Y方向延伸。但是，积层体LMd并未形成在与单元阵列区域20的中央部对向的位置。将单元阵列区域20的积层体LM的底面的Y方向的长度设为“d”时，划线30的积层体LMd的底面的Y方向的长度例如优选大于“d/4”。另外，优选两对积层体LMd以相对于通过单元阵列区域20的Y方向中心的中心线成相互线对称的方式配置。
图2A及图2B是表示实施方式的半导体存储装置1的一部分构成的详细例的图。图2A是半导体存储装置1的平面内的X方向的剖视图，图2B是半导体存储装置1的包含单元阵列区域20及划线30的一部分的俯视图。但是，图2B中，省略积层体LM上的绝缘层56及连接于柱PL的插塞CH等。
此外，本说明书中上下方向是基于下述阶梯部STR的形状而规定。具体而言，将阶梯部SR的阶台部分、也就是说阶梯部STR的各阶的层间绝缘层OL的露出面所朝的方向设为上方向。
如图2A及图2B所示，在导体存储装置1的平面内，在从硅晶圆等晶圆切出的衬底10c上，配置包含晶体管等的周边电路PER。周边电路PER被绝缘层55覆盖。在绝缘层55上，例如配置着由多晶硅层等构成的源极线SL。
在源极线SL上，配置着将多个作为导电层的字线WL与多个作为第1绝缘层的绝缘层OL交替积层而成的积层体LM。字线WL例如是钨层或钼层等。绝缘层OL例如是SiO2层等。在图2A及图2B的例子中，字线WL1～WL15、与除最下层的绝缘层OL0以外的绝缘层OL1～OL15分别各积层15层。但是，字线WL及绝缘层OL的积层数为任意。
积层体LM由大致沿X方向延伸的多个作为带状部的狭缝ST而沿Y方向分割。狭缝ST具有贯通积层体LM的槽状的结构，槽内例如被SiO2层等绝缘层填充。通过由将绝缘层作为衬垫的导电层填充槽内，狭缝ST例如也可作为源极线接触部等发挥功能。
积层体LM具备配置多个存储单元MC的存储器部MEM以及字线WL及绝缘层OL的端部成为阶梯状的阶梯部STR。
在存储器部MEM，以矩阵状配置着多个贯通积层体LM而到达源极线SL的柱PL。柱PL具有柱状结构，从其中心部依序具备核心层CR、通道层CN及存储器层ME。通道层CN也配置在柱PL的底部。核心层CR例如为SiO2层等。通道层CN例如为非晶硅层或多晶硅层等。存储器层ME例如具有SiO2层/SiN层/SiO2层等积层结构。在通道层CN的上端，例如配置连接于位线等的上层配线的插塞CH。
通过具有此种结构而在柱PL与各字线WL的交叉部形成存储单元MC。通过从字线WL对存储单元MC施加特定的电压，将特定的电荷保持在存储单元MC，而使存储单元MC非易失地存储数据。通过从字线WL对存储单元MC施加特定的电压而读出存储在存储单元MC中的数据。
但是，包含积层体LM的最下层及最上层的导电层的1个以上的导电层也可作为选择栅极线发挥功能。该情况下，在选择栅极线与柱PL的交叉部形成选择栅极。通过从选择栅极线对选择栅极施加特定的电压，选择栅极导通或断开，而可将形成在特定的柱PL的存储单元MC选作动作对象的存储单元MC。
阶梯部STR具有将1层字线WL及其上层的1层绝缘层OL作为1阶量而朝存储器部MEM侧不断升阶的阶梯状的形状。图2A及图2B的例中，从下层侧起，字线WL1及绝缘层OL1为最下阶，字线WL8及绝缘层OL8为第8阶的阶，字线WL15及绝缘层OL15为最上阶。即，阶梯部STR面向图2A及图2B的长度方向左侧的划线30。
阶梯部STR的整体例如被绝缘层56覆盖至积层体LM的上表面以上的高度。在阶梯部STR的各阶，配置连接于上层配线的接触部CC。接触部CC贯通绝缘层56及各阶的上层的绝缘层OL而连接于字线WL。通过具有此种结构，可将各字线WL拉出且连接于上层配线。
阶梯部STR的各阶中，作为平坦部的阶台部与作为阶差部的台阶部大致沿着与阶梯部STR的升降方向(X方向)相交的Y方向延伸。在该Y方向的大致中央部，至少若干阶具有朝存储器部MEM侧凹陷的凹部DNT。另外，在Y方向的两端部，至少若干阶也可具有朝存储器部MEM侧不断后退的带弧度的形状。该情况下，各阶的阶台部与台阶部的切线具有M字形的形状。此外，所谓各阶的Y方向的大致中央部，是由4个狭缝ST分割成3个部分的阶梯部STR整体的大致中央部。另外，所谓各阶的Y方向的两端部，是由4个狭缝ST分割成3个部分的阶梯部STR整体的两端部。
阶梯部STR具有若干个区域AA、AB、AC。区域AA是包含从第2阶的字线WL2及绝缘层OL2至第5阶的字线WL5及绝缘层OL5的区域。区域AB是包含从第7阶的字线WL7及绝缘层OL7至第10阶的字线WL10及绝缘层OL10的区域。区域AC是包含从第12阶的字线WL12及绝缘层OL12至第15阶的字线WL15及绝缘层OL15的区域。
在各区域AA、AB、AC内，关于凹部DNT的凹陷量，越是靠近上侧的阶、也就是说越是远离划线30的侧的阶越是变小。例如，在区域AA内，第2阶的凹部DNT的凹陷量最大，第5阶的凹部DNT的凹陷量最小。在区域AB内，第7阶的凹部DNT的凹陷量最大，第10阶的凹部DNT的凹陷量最小。在区域AC内，第12阶的凹部DNT的凹陷量最大，第15阶的凹部DNT的凹陷量最小。
另外，在各区域AA、AB、AC间，关于凹部DNT的凹陷量，越是靠近上侧的区域、也就是说越是远离划线30的侧的区域越是变小。例如，区域AA的第2阶的凹部DNT的凹陷量大于区域AB的第7阶的凹部DNT的凹陷量，区域AB的第7阶的凹部DNT的凹陷量大于区域AC的第12阶的凹部DNT的凹陷量。另外，区域AA的第5阶的凹部DNT的凹陷量大于区域AB的第10阶的凹部DNT的凹陷量，区域AB的第10阶的凹部DNT的凹陷量大于区域AC的第15阶的凹部DNT的凹陷量。
此外，积层体LM也可在Y方向侧的两端部也具有阶梯状的形状。
在划线30内的面向阶梯部STR的侧、且阶梯部STR的Y方向两端部的附近，在覆盖衬底10c的绝缘层55上配置着积层体LMd。
积层体LMd具有将多个第2绝缘层与多个第3绝缘层交替积层而成的结构。第2绝缘层例如为SiN层等。第3绝缘层例如为与构成积层体LM的绝缘层OL相同种类的SiO2层等。
积层体LMd例如具有朝衬底10c的端部不断升阶的阶梯状的阶梯部STRd。即，阶梯部STRd面向单元阵列区域20，且与单元阵列区域20内的阶梯部STR对向。在图2B的例子中，阶梯部STRd具有5阶的阶梯形状，但阶梯部STRd的阶数为任意。此外，积层体LMd也可在Y方向侧的两端部也具有阶梯状的形状。
阶梯部STRd的整体与积层体LM的阶梯部STR同样地，例如被绝缘层56覆盖至积层体LMd的上端以上的高度。
(半导体存储装置的制造方法例)
接下来，使用图3至图19A及图19B，对半导体存储装置1的制造方法例进行说明。除图3外的各图是表示实施方式的半导体存储装置1的制造方法的一步骤的剖视图及俯视图。另外，图4至图17的A是之后成为平面的区域的剖视图，对应于图2A。图4至图17的B是之后单元阵列区域20及成为划线30的区域的局部俯视图，对应于图2B。
首先，准备在切出衬底10c之前的硅晶圆等晶圆上形成了周边电路PER，且形成了将多个第2绝缘层与多个第3绝缘层交替积层而成的积层体的所述晶圆。周边电路PER例如可使用通常的半导体电路的形成方法而形成。然后，形成覆盖积层体的一部分的抗蚀图案。
图3是表示实施方式的半导体存储装置1的制造方法的一步骤的抗蚀图案61、71的配置例的俯视图。如图3所示，在晶圆10上，将单元阵列区域20隔着作为切割线的划线50而配置成矩阵状。划线50是由经切割而消失的区域即划线40、与未消失而残留在切割后的衬底10c上的划线30所构成。在该晶圆10上的大致整面，形成第2绝缘层与第3绝缘层的积层体。
另外，在晶圆10上，覆盖积层体的一部分而形成作为第1掩模图案的抗蚀图案61及作为第2掩模图案的抗蚀图案71。抗蚀图案61以覆盖单元阵列区域20的成为平面的部分而形成。抗蚀图案71跨及排列在X方向的2个平面间的划线50、也就是说2个划线30及1个划线40而形成。
更具体而言，在排列在X方向的2个平面间，抗蚀图案71从与抗蚀图案61的角部对向的位置朝抗蚀图案61的中央沿Y方向延伸。但是，抗蚀图案71并未形成在与抗蚀图案61的中央部对向的位置。
此处，所谓抗蚀图案61的角部，例如是覆盖1个平面的抗蚀图案61的4个角部中的至少2个方向由划线30包围的区域。也就是说，在排列在X方向的多个平面中，单元阵列区域20内的2个平面内侧的角部并不符合所述例子。其原因在于，仅在1个方向、即Y方向面向划线30。由此，覆盖1个平面的抗蚀图案61的4个角部中，面向单元阵列区域20外侧的2个角部符合所述例子，在这些2个角部的外侧配置抗蚀图案71。
将1个抗蚀图案61的Y方向的长度设为“d”时，1个抗蚀图案71的Y方向的长度优选例如大于“d/4”。另外，优选两对抗蚀图案71以相对于通过1个抗蚀图案61的Y方向中心的中心线成相互线对称的方式配置。
通过将抗蚀图案61、71设为如此配置，使抗蚀图案61的中央部附近的抗蚀图案61、71的合计被覆率CVa与抗蚀图案61的面向单元阵列区域20外侧的角部附近的抗蚀图案61、71的合计被覆率CVb大致相等。此处，所谓抗蚀图案61、71的被覆率CVa、CVb是在晶圆10的每单位面积中，形成抗蚀图案61、71的区域的面积。
图4A及图4B中，表示在将多个作为第2绝缘层的绝缘层NL与多个作为第1绝缘层或第3绝缘层的绝缘层OL交替积层而成的积层体LMs上形成抗蚀图案61、71的状态。绝缘层NL是在之后的处理中能够置换成钨层或钼层等的牺牲层，例如为SiN层。绝缘层OL是与构成所述积层体LM、LMd的绝缘层OL相同的层，例如为SiO2层等。
抗蚀图案61的面向划线30的侧的端部距存储器部MEM的距离与之后形成的阶梯部STR的最下阶的台阶部、也就是说阶梯部STR的前端部分大致相等。抗蚀图案71配置在之后形成积层体LMd的位置。
如图5A及图5B所示，将抗蚀图案61作为掩模，将积层体LMs的露出部分的最上层的绝缘层OL15、NL15去除。此时，在划线30上，抗蚀图案71也成为掩模，将绝缘层OL15、NL15的一部分去除。
如图6A及图6B所示，将抗蚀图案61由O2等离子体等细化而形成抗蚀图案61a。由此，抗蚀图案61a后退，新露出最上层的绝缘层OL15、NL15。此时，抗蚀图案61a的后退量例如设为与之后形成的阶梯部STR的1阶量的阶台部的X方向的宽度相同程度。
另外，此时，抗蚀图案71也由O2等离子体等细化而形成抗蚀图案71a。如上所述，抗蚀图案61中央部附近的抗蚀图案61、71的合计被覆率与抗蚀图案61角部附近的抗蚀图案61、71的合计被覆率大致相等。如下所述，如果使抗蚀图案71接近抗蚀图案61的角部，使抗蚀图案61的中央部附近与角部附近的被覆率相等，那么抗蚀图案61的细化速率在中央部附近与角部附近容易变得均匀。由此，抗蚀图案61a的后退量在中央附近与角部附近大致相等。
根据图6A及图6B的例子，抗蚀图案61的细化速率在中央部附近比端部附近稍快，抗蚀图案61a的后退量在中央部附近比端部附近稍大。由此，与抗蚀图案71a对向的侧的抗蚀图案61a的端部在Y方向的中央部附近，朝与抗蚀图案71a相反侧、也就是单元阵列区域20的内侧凹陷。
如图7A及图7B所示，将抗蚀图案61a作为掩模，将积层体LMs的新露出的最上层的绝缘层OL15、NL15去除。由此，绝缘层OL15、NL15成为具有转印有抗蚀图案61a的形状的凹部DNT的形状。另外，在积层体LMs的已去除了绝缘层OL15、NL15的部分，将最上层的下层的绝缘层OL14、NL14去除。绝缘层OL14、NL14沿用原本的抗蚀图案61的形状，成为不具有凹部DNT的形状。
此时，在划线30，抗蚀图案71a也成为掩模，将绝缘层OL15、NL15的一部分与绝缘层OL14、NL14的一部分去除。
如图8A及图8B所示，将抗蚀图案61a由O2等离子体等细化而形成抗蚀图案61b。由此，抗蚀图案61b后退，新露出最上层的绝缘层OL15、NL15。
此时，抗蚀图案71a也得以细化而形成抗蚀图案71b，与抗蚀图案71b对向的侧的抗蚀图案61b的端部在Y方向的中央部附近，朝与抗蚀图案71b相反的侧凹陷。但是，抗蚀图案61a、71a的距离比抗蚀图案61、71的距离远，该情况下，由抗蚀图案71a对抗蚀图案61a的细化速率造成的影响稍减弱。因此，抗蚀图案61b的凹陷量小于抗蚀图案61a的凹陷量。
如图9A及图9B所示，将抗蚀图案61b作为掩模，将积层体LMs的新露出的最上层的绝缘层OL15、NL15去除。由此，绝缘层OL15、NL15成为具有转印有抗蚀图案61b的形状的凹部DNT的形状。
另外，在积层体LMs的已去除了绝缘层OL15、NL15的部分，将最上层的下层的绝缘层OL14、NL14去除。绝缘层OL14、NL14沿用抗蚀图案61a的形状，成为具有比绝缘层OL15、NL15大的凹部DNT的形状。
另外，在积层体LMs的已去除了绝缘层OL14、NL14的部分，进而将下层的绝缘层OL13、NL13去除。绝缘层OL13、NL13沿用抗蚀图案61的形状，成为不具有凹部DNT的形状。
此时，在划线30，抗蚀图案71b也成为掩模，将绝缘层OL15、NL15的一部分、绝缘层OL14、NL14的一部分、以及绝缘层OL13、NL13的一部分依次去除。
如图10A及图10B所示，由抗蚀图案61b、71b的细化而形成抗蚀图案61c、71c，如图11A及图11B所示，将绝缘层OL15～OL12、NL15～NL12去除。另外，如图12A及图12B所示，由抗蚀图案61c、71c的细化而形成抗蚀图案61d、71d，如图13A及图13B所示，将绝缘层OL15～OL11、NL15～NL11去除。
通过这些处理，在单元阵列区域20内的积层体LMs的绝缘层OL15～OL11、NL15～NL11上形成5阶的阶梯形状。最下阶的绝缘层OL11、NL11沿用抗蚀图案61的形状而不具有凹部DNT。除此以外的绝缘层OL15～OL12、NL15～NL12沿用细化的抗蚀图案61a～61d的形状，具有越是上层凹陷量变得越小的凹部DNT。
此种形状在此后的处理中，被包含最下层的绝缘层OL5～OL1及字线WL5～WL1沿用。这些层中，绝缘层OL5～OL2及字线WL5～WL2是包含在区域AA的层。这样，区域AA的各阶的所述形状因抗蚀图案61的多次细化而形成。
另一方面，划线30内的积层体LMs的绝缘层OL15～OL11、NL15～NL11也成为阶梯形状。
此后，将抗蚀图案61d、71d剥离。
如图14A及图14B所示，覆盖积层体LMs的一部分而形成抗蚀图案62、72。抗蚀图案62以覆盖单元阵列区域20的成为平面的部分的方式而形成。但是，抗蚀图案62的与抗蚀图案72对向的侧的端部配置在相比于最后形成的最上阶的绝缘层OL15、NL15的台阶部的位置从抗蚀图案72后退阶台部宽度的位置。
抗蚀图案72跨及排列在X方向的2个平面间的2个划线30及1个划线40而形成在与抗蚀图案71大致相同的位置。也就是说，抗蚀图案72也未形成在与抗蚀图案62的中央部对向的位置。
对于抗蚀图案62、72，抗蚀图案62中央部附近的抗蚀图案62、72的合计被覆率与抗蚀图案62角部附近的抗蚀图案62、72的合计被覆率也大致相等。
与所述的图4A及图4B至图13A及图13B同样地，一面将抗蚀图案62、72细化，一面将新露出的绝缘层OL15～OL6、NL15～NL6依次去除成阶梯状。
如图15A及图15B所示，通过反复进行细化与绝缘层OL、NL的去除，使抗蚀图案62细化而成为抗蚀图案62d，在单元阵列区域20内的积层体LMs的绝缘层OL15～OL6、NL15～NL6，新形成10阶的阶梯形状。包含最下阶的绝缘层OL10～OL6、NL10～NL6沿用抗蚀图案61、61a～61d的形状。那些上层的绝缘层OL7、NL7沿用抗蚀图案62的形状而不具有凹部DNT。除此以外的绝缘层OL15～OL11、NL15～NL11沿用细化后的抗蚀图案62a～62d的形状，具有越是上层凹陷量变得越小的凹部DNT。
但是，原本抗蚀图案62、72之间比抗蚀图案61、71之间相隔更远。该情况下，在抗蚀图案62、72的细化中，由抗蚀图案72、72a～72c对抗蚀图案62、62a～62c的细化速率造成的影响比由抗蚀图案71、71a～71c对抗蚀图案61、61a～61c的细化速率造成的影响减弱。因此，抗蚀图案62a～62d的凹陷量相对小于抗蚀图案61a～61d的凹陷量。由此，绝缘层OL15～OL12、NL15～NL12的凹部DNT的凹陷量也相对小于绝缘层OL10～OL7、NL10～NL7的凹部DNT的凹陷量。
绝缘层OL15～OL11、NL15～NL11的此种形状在此后的处理中，被绝缘层OL10～OL6及字线WL10～WL6沿用。这些层中，绝缘层OL10～OL7及字线WL10～WL7是包含在区域AB的层。这样，区域AB的各阶的所述形状因抗蚀图案62的多次细化而形成。
另一方面，在划线30内的积层体LMs的绝缘层OL15～OL6、NL15～NL6也新形成阶梯形状。但是，在划线30内，将抗蚀图案72形成在与抗蚀图案71大致相同的位置，因此，有划线30内的积层体LMs的阶梯形状例如未成为如单元阵列区域20内的积层体LMs的阶梯形状般规则的形状的情况。另外，有划线30内的阶梯形状的阶数例如也与单元阵列区域20内的阶梯形状的阶数不同的情况。
此后，将抗蚀图案62d、72d剥离。
如图16A及图16B所示，覆盖积层体LMs的一部分而形成抗蚀图案63、73。抗蚀图案63以覆盖单元阵列区域20的成为平面的部分的方式而形成。但是，抗蚀图案63的与抗蚀图案73对向的侧的端部配置在相比于最后形成的最上阶的绝缘层OL15、NL15的台阶部的位置从抗蚀图案73后退阶台部宽度的位置。
抗蚀图案73跨及排列在X方向的2个平面间的2个划线30及1个划线40而形成在与抗蚀图案71、72大致相同的位置。也就是说，抗蚀图案73也未形成在与抗蚀图案63的中央部对向的位置。
对于抗蚀图案63、73，抗蚀图案63中央部附近的抗蚀图案63、73的合计被覆率与抗蚀图案63角部附近的抗蚀图案63、73的合计被覆率也大致相等。
与所述的图4A及图4B至图13A及图13B、或图14A及图14B至图15A及图15B同样地，一面将抗蚀图案63、73细化，一面将新露出的绝缘层OL5～OL1、NL5～NL1依次去除成阶梯状。
如图17A及图17B所示，通过反复进行细化与绝缘层OL、NL的去除，使抗蚀图案63细化而成为抗蚀图案63d，在单元阵列区域20内的积层体LMs的绝缘层OL15～OL1、NL15～NL1，新形成15阶的阶梯形状。包含最下阶的绝缘层OL5～OL1、NL5～NL1沿用抗蚀图案61、61a～61d的形状。那些上层的绝缘层OL10～OL6、NL10～NL6沿用抗蚀图案62、62a～62d的形状。那些上层的绝缘层OL11、NL11沿用抗蚀图案63的形状而不具有凹部DNT。除此以外的绝缘层OL15～OL12、NL15～NL12沿用细化后的抗蚀图案63a～63d的形状，具有越是上层凹陷量变得越小的凹部DNT。
抗蚀图案63、73之间比抗蚀图案62、72之间进一步相隔更远。因此，抗蚀图案63a～63d的凹陷量相对更小于抗蚀图案62a～62d的凹陷量。由此，绝缘层OL15～OL12、NL15～NL12的凹部DNT的凹陷量也相对更小于绝缘层OL10～OL7、NL10～NL7的凹部DNT的凹陷量。
绝缘层OL15～OL11、NL15～NL11的这种形状在此后的处理中，被绝缘层OL15～OL11及字线WL15～WL11沿用。这些层中，绝缘层OL15～OL12及字线WL15～WL12是包含在区域AC的层。这样，区域AC的各阶的所述形状因抗蚀图案63的多次细化而形成。
另一方面，在划线30内的积层体LMs的绝缘层OL15～OL1、NL15～NL1也新形成阶梯形状。由此，将单元阵列区域20内的积层体LMs与划线30内的积层体LMs分断，在划线30内，获得具有阶梯形状的虚设的积层体LMd。
但是，在划线30内，将抗蚀图案73形成在与抗蚀图案71、72大致相同的位置，因此，有划线30内的积层体LMd的阶梯形状例如未成为如单元阵列区域20内的积层体LMs的阶梯形状般规则的形状的情况。另外，有划线30内的阶梯形状的阶数例如也与单元阵列区域20内的阶梯形状的阶数不同的情况。
此外，在所述例子中，主要对在X方向、也就是积层体LM、LMd相互对向的侧形成阶梯形状进行了说明。但是，在抗蚀图案61～63、71～73的细化中，不仅在X方向而且在Y方向，抗蚀图案61～63、71～73也得以细化。由此，也可在积层体LM、LMd的Y方向侧也形成阶梯形状。
此后，将抗蚀图案63d、73d剥离。
如图18A所示，以覆盖存储器部MEM的积层体LMs所形成的阶梯形状的方式，例如将绝缘层56形成至积层体LMs的上表面的高度。此时，划线30的积层体LMd也被绝缘层56覆盖。另外，在积层体LMs的阶梯形状的内侧，形成贯通积层体LMs且到达源极线SL的多个存储器孔MH。
如图18B所示，从存储器孔MH的内壁侧依次形成存储器层ME、通道层CN及核心层CR。通道层CN也形成在存储器孔MH的底部。由此，形成多个柱PL。
然后，形成贯通积层体LMs且在存储器部MEM内沿X方向延伸的多个狭缝ST(参考图2B)。在该时间点，狭缝ST内无任何填充。
如图19A所示，经由狭缝ST将存储器部MEM内的积层体LMs的绝缘层NL去除。由此，在多个绝缘层OL之间，形成去除了绝缘层NL的具有空隙的积层体LMg。但是，在划线30内并未形成狭缝ST，划线30内的积层体LMd的绝缘层NL未被去除。
如图19B所示，经由狭缝ST向积层体LMg的绝缘层OL间的空隙填充钨或钼等导电材料。由此，形成在多个绝缘层OL间积层字线WL且端部具有阶梯部STR的积层体LM。但是，在划线30内并未形成狭缝ST，划线30内的积层体LMd的绝缘层NL未置换成字线WL。
此后，在柱PL的通道层CN上形成插塞CH，在阶梯部STR的各阶形成接触部CC，进而，形成它们的上层配线。
另外，将形成有这些结构的晶圆10沿划线50切割，切出衬底10c。此时，形成在划线40上的积层体LMd也与构成划线40的晶圆10一起消失，制造出在划线30的端部配置着积层体LMd的半导体存储装置1。
由以上方法，实施方式的半导体存储装置1的制造处理结束。
(比较例)
图20A及图20B是表示比较例的半导体存储装置的制造处理的一例的图。
如图20A所示，比较例的半导体存储装置的制造处理中，在抗蚀图案60’细化时，在划线40’等处未配置抗蚀图案。因此，面向划线40’的抗蚀图案60’角部附近的被覆率CVb’小于蚀图案60’中央部附近的被覆率CVa’。
由此，在细化时，有抗蚀图案60’角部附近的O2等离子体中的蚀刻剂比抗蚀图案60’的中央部附近过剩的倾向。由此，抗蚀图案60’角部附近的细化速率比抗蚀图案60’的中央部附近快。结果，每次重复细化，细化后的抗蚀图案60a’、60b’均成为后退较快的角部带弧度且中央部突出的形状。
如图20B所示，如果将抗蚀图案60a’、60b’作为掩模而形成存储器部内的积层体的阶梯部，那么越是上层的阶越是弯曲，从而有应配置在各阶的接触部CC’的位置从阶偏移的担忧(参考图中箭头)。
根据实施方式的半导体存储装置1，在进行用以形成阶梯部STR的抗蚀图案61～63的细化时，在与抗蚀图案61～63的角部对向的位置分别配置抗蚀图案71～73。
由此，在抗蚀图案61～63的角部，可抑制O2等离子体中的蚀刻剂过剩的倾向。换句话说，可使过剩的蚀刻剂由抗蚀图案71～73消耗。由此，能够抑制与抗蚀图案61～63的中央部相比角部细化速率提高而使抗蚀图案61～63的角部急速后退的情况。
根据实施方式的半导体存储装置1，使用在中央部与角部由细化产生的后退量大致相等的抗蚀图案61a～61d、62a～62d、63a～63d而形成阶梯部STR。由此，可抑制阶梯部STR的各阶弯曲，可将接触部CC更确实地配置在各阶。另外，例如即使不扩大阶梯部STR各阶的阶台部的宽度也可将接触部CC配置在各阶，从而可减小半导体存储装置1的尺寸。
根据实施方式的半导体存储装置1，可调整成使抗蚀图案61a～61d、62a～62d、63a～63d的中央部与角部的每1次的细化量大致相等，因此可增加1个抗蚀图案的细化次数，从而可降低制造成本。
此外，通过适当调节起初的抗蚀图案71～73的Y方向的长度、X方向的长度、以及与抗蚀图案61～63的距离，可使抗蚀图案61a～61d、62a～62d、63a～63d的中央部与角部的每1次的细化量更加均匀。由此，可更加线性地形成抗蚀图案61a～61d、62a～62d、63a～63d的面向划线30且沿Y方向延伸的端部。
(变化例1)
接下来，使用图21及图22，对实施方式的变化例1的半导体存储装置进行说明。变化例1的半导体存储装置中，配置虚设的积层体的区域与实施方式不同。
图21是表示实施方式的变化例1的半导体存储装置的制造方法的一步骤中的抗蚀图案64、74的配置例的俯视图。如图21所示，在变化例1的半导体存储装置的制造处理中，在形成阶梯部时，将作为第1掩模图案的抗蚀图案64、与作为第2掩模图案的抗蚀图案74以覆盖晶圆10上的积层体的一部分的方式形成。
例如与所述实施方式的例子同样地，抗蚀图案64以覆盖单元阵列区域20的成为平面的部分的方式形成。
抗蚀图案74在排列在X方向的2个平面间，从与抗蚀图案64的面向单元阵列区域20外侧的角部对向的位置朝与抗蚀图案64的中央对向的位置沿Y方向延伸，并且也沿与抗蚀图案64的中央相反的方向延伸。也就是说，抗蚀图案74从抗蚀图案64的角部朝Y方向的划线30侧突出。此时的突出量例如为10μm以上，更优选100μm以上。在变化例1的构成中，也是优选两对抗蚀图案74以相对于通过1个抗蚀图案64的Y方向中心的中心线成相互线对称的方式配置。
图22是示意性表示实施方式的变化例1的半导体存储装置1a的构成的一例的图。如图22所示，根据如上所述配置的抗蚀图案64、74而制造的变化例1的半导体存储装置1a中，虚设的积层体LMda的至少底面从与面向单元阵列区域20外侧的积层体LM的角部对向的位置朝Y方向的划线30侧突出。此时的突出量例如为10μm以上，更优选100μm以上。
根据变化例1的半导体存储装置1a，通过抗蚀图案74从抗蚀图案64的角部以特定量突出，而可更精密地调整成在抗蚀图案64的中央部与角部，抗蚀图案64、74的被覆率相等。
根据变化例1的半导体存储装置1a，通过抗蚀图案74从抗蚀图案64的角部以特定量突出，而可在抗蚀图案64的角部，也抑制Y方向的面向划线30的侧的细化量。由此，在存储器部，可获得具有更加线性的阶的阶梯部。
(变化例2)
接下来，使用图23以及图24A及图24B，对实施方式的变化例2的半导体存储装置进行说明。变化例2的半导体存储装置中，半导体存储装置所具备的平面的个数与实施方式不同。
图23是表示实施方式的变化例2的半导体存储装置的制造方法的一步骤的抗蚀图案65、75的配置例的俯视图。如图23所示，变化例2的半导体存储装置在1个单元阵列区域21具有4个平面。
在变化例2的半导体存储装置的制造处理中，在形成阶梯部时，将作为第1掩模图案的抗蚀图案65、与作为第2掩模图案的抗蚀图案75形成在置换成晶圆10上所形成的字线之前的积层体上。
抗蚀图案65以覆盖单元阵列区域21的成为平面的部分的方式形成。
抗蚀图案75在排列在X方向的4个平面间，从Y方向一侧的与抗蚀图案65的角部对向的位置朝Y方向另一侧的与抗蚀图案65对向的位置沿Y方向延伸。
此处，抗蚀图案65的角部例如是覆盖1个平面的抗蚀图案65的4个角部中的至少2方向由划线30包围的角部。也就是说，配置在单元阵列区域21内的抗蚀图案65的各个角部中，抗蚀图案65的所述角部是位于与单元阵列区域21的角部一致的位置的角部。抗蚀图案75从与单元阵列区域21的角部对向的位置朝与单元阵列区域21的中央部对向的位置沿Y方向延伸。而且，抗蚀图案75并未形成在单元阵列区域21的中央部、也就是单元阵列区域21内与排列在Y方向的2个抗蚀图案65间对向的位置。
这样，在将4个平面配置在1个单元阵列区域21内，且在排列在Y方向的多个平面间未配置划线30时，将分别形成在排列在Y方向的多个平面的多个抗蚀图案65看作1个抗蚀图案群，在该抗蚀图案群的角部附近分别配置抗蚀图案75即可。其原因在于，配置在1个单元阵列区域21内的4个平面间的间隔充分小，几乎不会产生由被覆率差引起的细化速率差及抗蚀图案65的后退量差。
此外，在变化例2的构成中，也可使相对于第1抗蚀图案的第2抗蚀图案从第1抗蚀图案的角部朝Y方向的划线突出。
图24A及图24B是示意性表示实施方式的变化例2的半导体存储装置1b、1c的构成的一例的图。
如图24A所示，根据如上所述配置的抗蚀图案65、75而制造的变化例2的半导体存储装置1b中，虚设的积层体LMdb在X方向的划线30中，配置在与单元阵列区域21内的排列在Y方向的2个平面的角部中的2方向由划线30包围的角部对向的位置。
如图24B所示，在使第2抗蚀图案朝Y方向的划线突出的情况下，变化例2的半导体存储装置1c中，虚设的积层体LMdc的至少底面从平面的角部朝Y方向的划线30侧突出。此时的突出量例如为10μm以上，更优选100μm以上。
虽对本发明的若干个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备具有多个存储单元的单元阵列区域及包围所述单元阵列区域而配置在端部的外缘部，且
在所述单元阵列区域内具备积层体，该积层体是将多个导电层隔着第1绝缘层而积层，且所述多个导电层的端部具有成为阶梯状的面向所述外缘部的阶梯部，
在所述阶梯部中的至少1阶的中央部，具有朝所述单元阵列区域内侧的凹陷。
2.根据权利要求1所述的半导体存储装置，其中
所述阶梯部具有包含朝所述单元阵列区域内侧不断升阶的多个阶的区域，
在所述区域内，
各阶的凹陷越是靠上侧的阶越是变小。
3.根据权利要求2所述的半导体存储装置，其中
所述阶梯部
具有多个各阶的凹陷越是靠上侧的阶越是变小的所述区域，
各阶的凹陷越是靠上侧的区域越是变小。
4.根据权利要求1所述的半导体存储装置，其中
在所述阶梯部的各阶，配置着沿所述各阶的阶台部延伸的方向排列的多个接触部。
5.根据权利要求4所述的半导体存储装置，其中
所述积层体具备沿所述阶梯部的升降方向延伸而分割所述积层体的多个带状部，
所述接触部配置在所述积层体的每个分割区域。
6.根据权利要求1所述的半导体存储装置，其具备虚设积层体，
所述虚设积层体是在面向所述阶梯部的侧的所述外缘部的端部、且与所述单元阵列区域的至少2方向由所述外缘部包围的区域对向的位置，将多个第2绝缘层隔着具有与所述第1绝缘层相同组成的第3绝缘层积层而成。
7.根据权利要求6所述的半导体存储装置，其中
所述虚设积层体具有虚设阶梯部，所述虚设阶梯部与所述积层体的所述阶梯部对向，且朝远离所述积层体的方向不断升阶。
8.根据权利要求6所述的半导体存储装置，其中
所述阶梯部具有包含多个阶的区域，
在所述区域内，
各阶的凹陷越是远离所述虚设积层体越是变小。
9.根据权利要求8所述的半导体存储装置，其中
所述阶梯部
具有多个各阶的凹陷越是远离所述虚设积层体越是变小的所述区域，
各阶的凹陷越是远离所述虚设积层体的区域越是变小。
10.根据权利要求1所述的半导体存储装置，其具备多个柱，
所述多个柱在所述积层体内沿所述积层体的积层方向延伸，且在与所述多个导电层的各自的交叉部形成所述多个存储单元。
11.一种半导体存储装置的制造方法，该半导体存储装置具备：
单元阵列区域，具有多个存储单元；及
外缘部，以包围所述单元阵列区域的方式配置；且
该半导体存储装置的制造方法包括：
形成将多个第1绝缘层与多个第2绝缘层相互积层而成的积层体；
形成覆盖所述积层体的一部分的第1掩模图案；以及
通过反复进行一面将所述第1掩模图案细化，一面去除从所述第1掩模图案露出的所述积层体的一部分层，而在所述积层体上形成所述多个第2绝缘层的端部成为阶梯状的阶梯部；且
在将所述第1掩模图案细化时，
在成为面向所述阶梯部的侧的所述外缘部的区域的端部、且与所述第1掩模图案的至少2方向由成为所述外缘部的区域包围的区域对向的位置，配置第2掩模图案。
12.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第1掩模图案具有与所述第2掩模图案对向的边，
以所述边的中央部附近的所述第1掩模图案及所述第2掩模图案的合计被覆率、与
所述边的端部附近的所述第1掩模图案及所述第2掩模图案的合计被覆率的差变小的方式，配置所述第2掩模图案。
13.根据权利要求11所述的半导体存储装置的制造方法，其中
在将所述第1掩模图案细化时，所述第2掩模图案也进行细化。
14.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第2掩模图案线对称地配置在所述第1掩模图案的特定方向的两侧。
15.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第1掩模图案具有与所述第2掩模图案对向的第1边，
所述第2掩模图案具有与所述第1掩模图案对向的第2边，
所述第2边的长度大于所述第1边的长度的1/4。
16.根据权利要求11所述的半导体存储装置的制造方法，其中
所述第1掩模图案具有与所述第2掩模图案对向的第1边，
所述第2掩模图案具有与所述第1掩模图案对向的第2边，
以所述第2边的端部比所述第1边的端部更朝外侧突出而延伸的方式配置所述第2掩模图案。
17.根据权利要求15所述的半导体存储装置的制造方法，其中
所述第2边的突出量为10μm以上。
18.根据权利要求15所述的半导体存储装置的制造方法，其中
所述第2边的突出量为100μm以上。
19.根据权利要求11所述的半导体存储装置的制造方法，其中
通过将所述第1掩模图案分割形成多个区域，而将所述单元阵列区域分割形成多个区域。
20.根据权利要求19所述的半导体存储装置的制造方法，其中
所述外缘部以包围被分割成多个的所述单元阵列区域的方式配置。
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