CN111681996B - 高安全的芯片封装结构及封装方法 - Google Patents
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Abstract
本发明公开了一种高安全的芯片封装结构及封装方法，通过在半导体衬底上制备埋置槽，并在埋置槽底部制备第一金属屏蔽层，将芯片置于埋置槽中，第一金属屏蔽层结合再布线层中的第二金属屏蔽层，共同构成针对芯片的三维立体金属屏蔽网，对芯片提供了高安全防护，从而实现高安全的芯片封装结构。本发明技术方案能够对芯片提供三维立体的物理防护，有效抵御针对芯片的物理入侵攻击。同时，三维立体金属屏蔽网结构也能够将芯片与外界进行电磁信号的隔离，一方面对芯片工作时产生的电磁辐射信号进行屏蔽，增强芯片抵御电磁侧信道攻击的能力，另一方面，也减小了外界电磁信号对芯片正常工作的干扰，提高了芯片工作的可靠性。
Description
技术领域
本发明涉及芯片封装技术领域，尤其是涉及一种高安全的芯片封装结构及封装方法。
背景技术
随着科学技术的不断发展，各种各样的电子设备被广泛的应用于人们的日常生活以及工作当中，为人们的日常生活以及工作带来了巨大的便利，成为当今人们不可或缺的重要工具。
电子设备实现各种的功能的控制核心是芯片，为了保证芯片安全可靠运行以及避免其受到损伤，芯片需要封装保护形成封装结构。现有技术中，一般仅是通过塑封层对芯片进行简单的塑封保护。
发明内容
有鉴于此，本发明技术方案提供了一种高安全的芯片封装结构及封装方法，能够对芯片提供三维立体的物理防护，有效抵御针对芯片的物理入侵攻击，不仅可以实现芯片的封装保护，还可以防止芯片受到电磁干扰。
为实现上述目的，本发明实施例提供如下技术方案：
一种高安全的芯片封装结构，所述封装结构包括：
半导体衬底，具有第一表面；
设置在所述第一表面的埋置槽，所述埋置槽的表面具有第一金属屏蔽层；
设置在所述埋置槽内的芯片；
设置在所述第一表面上的再布线层；
设置在所述再布线层上的焊球；
其中，所述再布线层包括：覆盖所述第一表面以及所述芯片的第一绝缘层；设置在所述第一绝缘层与所述焊球之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线，所述金属互联线用于连接所述芯片的管脚和所述焊球，所述第二金属屏蔽层与所述金属互联线绝缘。
优选的，在上述的封装结构中，所述第一金属屏蔽层与所述第二金属屏蔽层连接。
优选的，在上述的封装结构中，所述第一金属屏蔽层以及所述第二金属屏蔽层为电连接的金属布线结构，所述金属布线结构与所述芯片的引脚连接。
优选的，在上述的封装结构中，所述第二金属屏蔽层与所述金属互联线同层；
或，所述第二金属屏蔽层与所述金属互联线不同层，二者之间具有第三绝缘层。
优选的，在上述的封装结构中，还包括：填充在所述芯片与所述埋置槽的侧壁之间的绝缘介质。
优选的，在上述的封装结构中，所述绝缘介质为聚亚酰胺、环氧树脂以及苯并环丁烯中的任一种。
优选的，在上述的封装结构中，所述半导体衬底为硅基晶圆，晶向为<100>。
优选的，在上述的封装结构中，所述埋置槽的深度为20μm-200μm。
优选的，在上述的封装结构中，还包括：覆盖所述埋置槽的侧壁以及底面的绝缘介质层。
优选的，在上述的封装结构中，所述绝缘介质层为氧化硅，厚度为0.1μm-5μm。
优选的，在上述的封装结构中，所述第一金属屏蔽层以及所述第二金属屏蔽层均包括粘附层以及设置在所述粘附层表面的预设金属层。
优选的，在上述的封装结构中，所述粘附层的厚度为100nm-10000nm，所述预设金属层的厚度为5000nm。
优选的，在上述的封装结构中，所述芯片通过胶层、或共晶键固定在所述埋置槽底部。
优选的，在上述的封装结构中，所述第一绝缘层和所述第二绝缘层为聚亚酰胺或苯并环丁烯；
所述金属互联线为Cu、Al或Au中的任一种。
优选的，在上述的封装结构中，所述第一绝缘层和所述第二绝缘层的厚度为0.5μm-5μm。
优选的，在上述的封装结构中，所述第一表面具有一个或是多个所述埋置槽，所述埋置槽内设置一个或是多个芯片。
本发明还提供一种高安全的芯片封装方法，所述封装方法包括：
在半导体衬底的第一表面上形成埋置槽；
在所述埋置槽的表面形成第一金属屏蔽层；
在所述埋置槽内固定芯片；
在所述第一表面形成再布线层；
在所述再布线层表面形成焊球；
其中，所述再布线层包括：覆盖所述第一表面以及所述芯片的第一绝缘层；设置在所述第一绝缘层与所述焊球之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线，所述金属互联线用于连接所述芯片的管脚和所述焊球，所述第二金属屏蔽层与所述金属互联线绝缘。
通过上述描述可知，本发明技术方案提供的高安全的芯片封装结构及封装方法中，通过在半导体衬底上制备埋置槽，并在埋置槽底部制备第一金属屏蔽层，将芯片置于埋置槽中，第一金属屏蔽层结合再布线层中的第二金属屏蔽层，共同构成针对芯片的三维立体金属屏蔽网，对芯片提供高安全防护，从而实现高安全的芯片封装结构。本发明技术方案能够对芯片提供三维立体的物理防护，有效抵御针对芯片的物理入侵攻击。同时，三维立体金属屏蔽网结构也能够将芯片与外界进行电磁信号的隔离，一方面对芯片工作时产生的电磁辐射信号进行屏蔽，增强芯片抵御电磁侧信道攻击的能力，另一方面，也减小了外界电磁信号对芯片正常工作的干扰，提高了芯片工作的可靠性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种高安全的芯片封装结构示意图；
图2为本发明实施例提供的一种再布线层的结构示意图；
图3为本发明实施例提供的一种高安全的芯片封装方法流程图；
图4-图9为本发明实施例提供的一种芯片的封装工艺流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
芯片作为现代信息社会的底层核心硬件，在计算、存储等领域发挥着重要作用。然而，针对芯片的攻击方法也在不断出现，尤其是针对用于提供信息加解密和认证等任务的密码芯片的攻击手段和方法更是层出不穷。在目前针对芯片的攻击方法中，大概可以分为两大类：侵入式攻击和非侵入式攻击。其中侵入式攻击是指通过对芯片的封装结构进行开盖、腐蚀和钻孔等破坏，进而用聚焦离子束、微探针或拍照等方法对芯片内部结构进行篡改或读取重要信息；非侵入式攻击是指对芯片工作时产生的功耗、电磁辐射等信息进行收集处理，分析破解芯片内部运行的数据。因此，如何对芯片进行有效保护已经变得越来越重要。
芯片的封装结构作为保护芯片的第一道屏障，对芯片的安全性和抗攻击能力有着重要意义。然而，传统的芯片封装结构与形式通常只是为芯片提供电学连接路径，保证芯片免受外界环境侵蚀，并未从芯片的抗攻击能力方面予以充分考虑和合理设计。
现有技术中已有的抗攻击安全芯片封装结构多采用陶瓷封装来进行实现，通过在封装的陶瓷基板以及盖板上进行金属防护布线，针对芯片的物理入侵攻击会破坏金属线的完整性，从而会被芯片检测到。然而这种陶瓷封装的实现方法成本较高、封装后体积很大，并不能很好满足目前芯片向小型化、轻型化的发展方向。同时由于陶瓷封装的加工工艺精度的限制，内部金属防护布线的宽度、间距做不到很小。因此，攻击检测精度受限，不能克服攻击手段日趋精细、精准、高效的安全威胁。
鉴于以上所述目前芯片面临的安全威胁以及现有封装技术的缺点，本发明技术方案充分利用了现有的先进封装技术，充分考虑芯片的安全性需求，提供了一种高安全、小体积的芯片封装结构及封装方法，不仅适用于单颗芯片的封装，也可用于多颗芯片的系统级封装，解决了目前芯片面临的侵入式攻击威胁，同时也大幅度提升非侵入式攻击的难度。
因此，为了解决上述问题，本发明提供了一种高安全的芯片封装结构及封装方法，所述封装方法包括：
半导体衬底，具有第一表面；
设置在所述第一表面的埋置槽，所述埋置槽的表面具有第一金属屏蔽层；
设置在所述埋置槽内的芯片；
设置在所述第一表面上的再布线层；
设置在所述再布线层上的焊球；
其中，所述再布线层包括：覆盖所述第一表面以及所述芯片的第一绝缘层；设置在所述第一绝缘层与所述焊球之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线，所述金属互联线用于连接所述芯片的管脚和所述焊球，所述第二金属屏蔽层与所述金属互联线绝缘。
通过上述描述可知，本发明技术方案提供的高安全的芯片封装结构及封装方法中，通过在半导体衬底上制备埋置槽，并在埋置槽底部制备第一金属屏蔽层，将芯片置于埋置槽中，第一金属屏蔽层结合再布线层中的第二金属屏蔽层，共同构成针对芯片的三维立体金属屏蔽网，对芯片提供高安全防护，从而实现高安全的芯片封装结构。本发明技术方案能够对芯片提供三维立体的物理防护，有效抵御针对芯片的物理入侵攻击。同时，三维立体金属屏蔽网结构也能够将芯片与外界进行电磁信号的隔离，一方面对芯片工作时产生的电磁辐射信号进行屏蔽，增强芯片抵御电磁侧信道攻击的能力，另一方面，也减小了外界电磁信号对芯片正常工作的干扰，提高了芯片工作的可靠性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
参考图1和图2，图1为本发明实施例提供的一种高安全的芯片封装结构示意图，图2为本发明实施例提供的一种再布线层的结构示意图。
如图1和图2所示，所述封装结构包括：
半导体衬底11，具有第一表面；设置在所述第一表面的埋置槽12，所述埋置槽12的表面具有第一金属屏蔽层13；设置在所述埋置槽12内的芯片14；设置在所述第一表面上的再布线层15；设置在所述再布线层15上的焊球16。
其中，所述再布线层15包括：覆盖所述第一表面以及所述芯片14的第一绝缘层21；设置在所述第一绝缘层21与所述焊球16之间的第二绝缘层23；位于所述第一绝缘层21与所述第二绝缘层23之间的第二金属屏蔽层22和金属互联线17，所述金属互联线17用于连接所述芯片14的管脚和所述焊球16，所述第二金属屏蔽层22与所述金属互联线17绝缘。
需要说明的是，所述第一金属屏蔽层13包括位于埋置槽12底面的布线以及位于埋置槽12侧壁的爬坡线。图1中示出了金属互联线17，未示出所述第二金属屏蔽层22。图2中未示出金属互联线17，示出了所述第二金属屏蔽层22。
其中，所述第一金属屏蔽层13与所述第二金属屏蔽层22连接，所述第一金属屏蔽层13可以通过埋置槽12侧壁的爬坡线与所述第二金属屏蔽层22相连，共同构成三维立体金属屏蔽网，实现对芯片的高安全防护。
其中，所述第一金属屏蔽层13以及所述第二金属屏蔽层22为电连接的金属布线结构，所述金属布线结构与所述芯片14的引脚连接。可以通过芯片14内部的检测电路检测金属布线结构的电学参数，如电流和/或电压，以判断金属布线结构是否有断开部分，从而判断芯片14的封装结构是否受到物理破坏。
本发明实施例中，通过在半导体衬底11上制备埋置槽12，并在埋置槽12表面制备第一金属屏蔽层13，之后将芯片14置于埋置槽12中，第一金属屏蔽层13结合再布线层15中的第二金属屏蔽层22，进而构成针对芯片14的三维立体防护，不仅可以实现芯片的封装保护，还可以防止芯片受到电磁干扰。
本发明实施例中，所述第二金属屏蔽层22与所述金属互联线17同层；或，所述第二金属屏蔽层22与所述金属互联线17不同层，二者之间具有第三绝缘层(图中未示出)，所述第二金属屏蔽层22与所述金属互联线17绝缘。
其中，所述第一绝缘层21和所述第二绝缘层23可以为聚亚酰胺或苯并环丁烯等常用封装有机介质材料；所述金属互联线17可以为Cu、Al或Au中的任一种。
其中，所述第一绝缘层21和所述第二绝缘层23的厚度可以为0.5μm-5μm。
本发明实施例中，所述封装结构还包括：填充在所述芯片14与所述埋置槽12的侧壁之间的绝缘介质18。所述绝缘介质18可以通过旋涂或喷涂等涂覆方式进行填充。
进一步的，所述绝缘介质18可以为聚亚酰胺、环氧树脂以及苯并环丁烯等常用封装有机介质材料中的任一种。
本发明实施例中，所述半导体衬底11为硅基晶圆，晶向为<100>。
进一步的，所述埋置槽12的深度可以为20μm-200μm。其中，埋置槽12制备采用KOH(氢氧化钾)、TMAH(四甲基氢氧化铵)等湿法腐蚀方法进行制备，在晶向为<100>的硅基晶圆衬底上形成倒梯形的埋置槽12，可以根据实际需求，将芯片14减薄至20μm-200μm，并针对芯片14厚度的不同，埋置槽12深度可以为20μm-200μm。
本发明实施例中，所述封装结构还包括：覆盖所述埋置槽12的侧壁以及底面的绝缘介质层(图1中未示出)。可以通过干法氧化的方法在半导体衬底11表面以及埋置槽12侧壁以及底面形成绝缘介质层，其中，所述绝缘介质层可以为氧化硅，厚度可以为0.1μm-5μm。
进一步的，所述第一金属屏蔽层13以及所述第二金属屏蔽层22均包括粘附层以及设置在所述粘附层表面的预设金属层。需要说明的是，所述粘附层可以为Ti或是TiW合金，所述预设金属层可以为Cu或Au，所述第一金属屏蔽层13和所述第二金属屏蔽层22可以采用溅射Ti/Cu、光刻和刻蚀的方法进行制备。
其中，所述粘附层的厚度可以为100nm-10000nm，如可以为500nm，所述预设金属层的厚度可以为5000nm。
本发明实施例中，所述芯片11可以通过胶层、或共晶键固定在所述埋置槽12底部。
本发明实施例中，所述第一表面具有一个或是多个所述埋置槽12，所述埋置槽12内设置一个或是多个芯片14。如果芯片14的封装结构中具有多个芯片14，则芯片14之间可以通过再布线层15内的金属互联线17电互联。
通过上述描述可知，本发明技术方案提供的高安全的芯片封装结构中，通过在半导体衬底11上制备埋置槽12，将芯片14置于埋置槽12中，并制备第一金属屏蔽层13和第二金属屏蔽层22，第一金属屏蔽层13通过埋置槽12侧壁的爬坡线与第二金属屏蔽层22相连，进而构成针对芯片14的三维立体防护。
本发明技术方案中采用金属屏蔽层对芯片进行三维立体防护，工艺简单，实用性强，可以有效抵御针对芯片的物理入侵攻击，而且三维立体金属屏蔽网结构也能够将芯片与外界进行电磁信号的隔离，一方面对芯片工作时产生的电磁辐射进行屏蔽，增强芯片抵御电磁侧信道攻击的能力，另一方面，也减小了外界电磁信号对芯片正常工作的干扰，提高了芯片工作的可靠性，不仅实现了芯片的封装保护，还防止了芯片受到电磁干扰。
基于上述实施例，本发明另一实施例还提供了一种高安全的芯片封装方法，该封装方法如图3所示，图3为本发明实施例提供的一种高安全的芯片封装方法，图4-图9为本发明实施例提供的一种芯片的封装工艺流程图。
如图3-图9所示，所述封装方法包括：
步骤S11：如图4和图5所示，在半导体衬底11的第一表面上形成埋置槽12。
首先，如图4所示，提供一半导体衬底11，该半导体衬底11具有相对的第一表面和第二表面，然后，如图5所示，在半导体衬底11的第一表面上采用湿法腐蚀的方法制备形成倒梯形的埋置槽12，可以根据实际需求，形成一个或是多个埋置槽12。
步骤S12：如图6所示，在所述埋置槽12的表面形成第一金属屏蔽层13。
在埋置槽12底部进行第一金属屏蔽层13的制备，并同时形成用于互联的爬坡线(图6中未示出)，可以采用溅射Ti/Cu、光刻和刻蚀的方法对第一金属屏蔽层13进行制备。
步骤S13：如图7所示，在所述埋置槽12内固定芯片14。
将芯片14通过胶层、或共晶键固定在埋置槽12底部，并与埋置槽12底部的第一金属屏蔽层13实现粘结。
步骤S14：如图8所示，在所述第一表面形成再布线层15。
在半导体衬底11的第一表面上制备再布线层15，实现第二金属屏蔽层以及芯片14内部管脚的互连。需要说明的是，在形成再布线层15之前，还采用绝缘介质18对埋置槽12内的剩余空间进行了填充。
步骤S15：如图9所示，在所述再布线层15表面形成焊球16；其中，所述再布线层15包括：覆盖所述第一表面以及所述芯片14的第一绝缘层；设置在所述第一绝缘层与所述焊球16之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线17，所述金属互联线17用于连接所述芯片14的管脚和所述焊球16，所述第二金属屏蔽层与所述金属互联线17绝缘。
可以采用封装中常规焊球制备技术进行焊球16制备，并完成封装，整个封装结构对外互连的管脚可以通过再布线层15上方的焊球16引出。
本发明实施例中，首先在半导体衬底11上采用湿法腐蚀的方法制备形成埋置槽12，之后在埋置槽12表面形成第一金属屏蔽层13以及用于与第二金属屏蔽层互连的爬坡线，将芯片14置于埋置槽12内，并使得芯片14背面与第一金属屏蔽层13完成键合粘结，然后，采用绝缘介质18对埋置槽12内的剩余空间进行填充，之后，在半导体衬底11的第一表面进行再布线层15的制备，可用于第二金属屏蔽层以及一个或多个芯片14管脚之间的内部电学互连结构的制备，最后，在再布线层15表面制备焊球16结构，完成封装。
通过上述描述可知，本发明技术方案提供的高安全的芯片封装方法中，通过在半导体衬底上制备埋置槽，并在埋置槽底部制备第一金属屏蔽层，将芯片置于埋置槽中，第一金属屏蔽层结合再布线层中的第二金属屏蔽层，共同构成针对芯片的三维立体金属屏蔽网，对芯片提供高安全防护，从而实现高安全的芯片封装结构。本发明技术方案能够对芯片提供三维立体的物理防护，有效抵御针对芯片的物理入侵攻击。同时，三维立体金属屏蔽网结构也能够将芯片与外界进行电磁信号的隔离，一方面对芯片工作时产生的电磁辐射信号进行屏蔽，增强芯片抵御电磁侧信道攻击的能力，另一方面，也减小了外界电磁信号对芯片正常工作的干扰，提高了芯片工作的可靠性。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于芯片的封装方法实施例而言，由于其基本相似于芯片的封装结构实施例，所以描述得比较简单，相关之处参见芯片的封装结构实施例的部分说明即可。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (15)
1.一种高安全的芯片封装结构，其特征在于，所述封装结构包括：
半导体衬底，具有第一表面；
设置在所述第一表面的埋置槽，所述埋置槽的表面具有第一金属屏蔽层，所述第一金属屏蔽层包括位于所述埋置槽底面的布线以及位于所述埋置槽侧壁的爬坡线；
设置在所述埋置槽内的芯片；
设置在所述第一表面上的再布线层；
设置在所述再布线层上的焊球；
其中，所述再布线层包括：覆盖所述第一表面以及所述芯片的第一绝缘层；设置在所述第一绝缘层与所述焊球之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线，所述金属互联线用于连接所述芯片的管脚和所述焊球，所述第二金属屏蔽层与所述金属互联线绝缘；
所述第一金属屏蔽层通过所述爬坡线与所述第二金属屏蔽层相连；所述第一金属屏蔽层以及所述第二金属屏蔽层为电连接的金属布线结构，构成三维立体金属屏蔽网，用于将芯片与外界进行电磁信号的隔离；所述金属布线结构与所述芯片的引脚连接，还用于通过所述芯片内部的检测电路检测所述金属布线结构的电学参数，判断所述金属布线结构是否有断开部分。
2.根据权利要求1所述的封装结构，其特征在于，所述第二金属屏蔽层与所述金属互联线同层；
或，所述第二金属屏蔽层与所述金属互联线不同层，二者之间具有第三绝缘层。
3.根据权利要求1所述的封装结构，其特征在于，还包括：填充在所述芯片与所述埋置槽的侧壁之间的绝缘介质。
4.根据权利要求3所述的封装结构，其特征在于，所述绝缘介质为聚亚酰胺、环氧树脂以及苯并环丁烯中的任一种。
5.根据权利要求1所述的封装结构，其特征在于，所述半导体衬底为硅基晶圆，晶向为<100>。
6.根据权利要求1所述的封装结构，其特征在于，所述埋置槽的深度为20μm-200μm。
7.根据权利要求1所述的封装结构，其特征在于，还包括：覆盖所述埋置槽的侧壁以及底面的绝缘介质层。
8.根据权利要求7所述的封装结构，其特征在于，所述绝缘介质层为氧化硅，厚度为0.1μm-5μm。
9.根据权利要求8所述的封装结构，其特征在于，所述第一金属屏蔽层以及所述第二金属屏蔽层均包括粘附层以及设置在所述粘附层表面的预设金属层。
10.根据权利要求9所述的封装结构，其特征在于，所述粘附层的厚度为100nm-10000nm，所述预设金属层的厚度为5000nm。
11.根据权利要求1所述的封装结构，其特征在于，所述芯片通过胶层、或共晶键固定在所述埋置槽底部。
12.根据权利要求1所述的封装结构，其特征在于，所述第一绝缘层和所述第二绝缘层为聚亚酰胺或苯并环丁烯；
所述金属互联线为Cu、Al或Au中的任一种。
13.根据权利要求1所述的封装结构，其特征在于，所述第一绝缘层和所述第二绝缘层的厚度为0.5μm-5μm。
14.根据权利要求1-13任一项所述的封装结构，其特征在于，所述第一表面具有一个或是多个所述埋置槽，所述埋置槽内设置一个或是多个芯片。
15.一种高安全的芯片封装方法，其特征在于，所述封装方法包括：
在半导体衬底的第一表面上形成埋置槽；
在所述埋置槽的表面形成第一金属屏蔽层，所述第一金属屏蔽层包括位于所述埋置槽底面的布线以及位于所述埋置槽侧壁的爬坡线；
在所述埋置槽内固定芯片；
在所述第一表面形成再布线层；
在所述再布线层表面形成焊球；
其中，所述再布线层包括：覆盖所述第一表面以及所述芯片的第一绝缘层；设置在所述第一绝缘层与所述焊球之间的第二绝缘层；位于所述第一绝缘层与所述第二绝缘层之间的第二金属屏蔽层和金属互联线，所述金属互联线用于连接所述芯片的管脚和所述焊球，所述第二金属屏蔽层与所述金属互联线绝缘；
所述第一金属屏蔽层通过所述爬坡线与所述第二金属屏蔽层相连；所述第一金属屏蔽层以及所述第二金属屏蔽层为电连接的金属布线结构，构成三维立体金属屏蔽网，用于将芯片与外界进行电磁信号的隔离；所述金属布线结构与所述芯片的引脚连接，还用于通过所述芯片内部的检测电路检测所述金属布线结构的电学参数，判断所述金属布线结构是否有断开部分。
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