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CN111459419B - 用于flash的无感扩容方法、系统、存储介质和终端 - Google Patents

用于flash的无感扩容方法、系统、存储介质和终端 Download PDF

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CN111459419B
CN111459419B CN202010554179.0A CN202010554179A CN111459419B CN 111459419 B CN111459419 B CN 111459419B CN 202010554179 A CN202010554179 A CN 202010554179A CN 111459419 B CN111459419 B CN 111459419B
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Abstract

本发明公开了一种用于FLASH的无感扩容方法、系统、存储介质和终端，通过设置信息接收模块、判断模块、开漏PAD、计数器和操作控制模块实现了无感的扩容效果，可以减少叠封封装片的片选PAD，从而减少封装尺寸；整个无感扩容系统中，只有一个片选信号，从封装片外部上看和一颗大容量芯片无任何查差别，从Flash的功能上，也没有增加特殊的区分指令，和一颗扩容后的芯片所用的指令也完全相同。

Description

用于FLASH的无感扩容方法、系统、存储介质和终端
技术领域
本发明涉及信息存储，电路领域，尤其涉及的是一种用于FLASH的无感扩容方法、系统、存储介质和终端。
背景技术
串行接口NorFlash存储器是常用的一种数据存储元器件，当需要大容量而且小封装尺寸时，一般会采用多颗Flash芯片进行层叠封装来扩大容量，比如两颗256M大小的芯片可以变成512M的Flash封装片。采用立体的叠封方案可以减少封装面积。
为了解决叠封时准确访问不同芯片的问题，传统的方式采用多片选的方式，外面的主机访问Flash存储器时，通过不同的片选来选择不同的Flash芯片。比如，由两个叠封的Flash芯片需要两个片选，当访问其中的一个Flash时对应的片选有效，另外一个片选无效，只有片选有效的芯片可以进行读、写和擦的操作。如果由四个Flash芯片叠封成1个封装片，那么需要四个片选。多片选方案的缺陷为两个方面，一方面增加主机的开销，需要更多IO和软件资源来操作Flash封装片；另外一方面也会增加封装片的IO个数来增大封装面积，不能满足IOT领域对小封装的需求。
因此，现有的技术还有待于改进和发展。
发明内容
本发明的目的在于提供一种用于FLASH的无感扩容方法、系统、存储介质和终端，旨在解决现有的叠封式Flash封装片需要为每个芯片需要配置一个片选，导致增加主机开销和封装面积的问题。
本发明的技术方案如下：一种应用于FLASH的无感扩容方法，其中，具体包括以下步骤：
S01：接收发送至封装片内部的数据信息；
S02：对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
所述的应用于FLASH的无感扩容方法，其中，当接收到的数据信息包括指令和地址信息时，所述应用于FLASH的无感扩容方法包括以下步骤：
S11：接收发送至封装片内部的指令和地址信息；
S12：根据地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
所述的应用于FLASH的无感扩容方法，其中，当命令信息为读操作时，所述S12包括以下步骤：
s121：根据地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号；
s122：判断是否处于连续读输出阶段，是则跳转至s123，否则跳转至s122；
s123：对地址信息进行累加，根据累加后的地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
所述的应用于FLASH的无感扩容方法，其中，当接收到的数据信息为读状态寄存器命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S21：接收发送至封装片内部的读状态寄存器命令；
S22：判断封装片内的芯片是否为当前或上一次执行编程或者擦除操作的芯片，是则该芯片对应的状态寄存器为需要进行读操作的状态寄存器，并驱使该状态寄存器输出有效控制信号，否则该芯片对应的状态寄存器不是需要进行读操作的状态寄存器。
所述的应用于FLASH的无感扩容方法，其中，当接收到的数据信息为写状态寄存器命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S31：接收发送至封装片内部的写状态寄存器命令；
S32：得出封装片内的全部芯片对应的状态寄存器均为需要进行写操作的状态寄存器，并驱使封装片内的全部芯片对应的状态寄存器均输出有效控制信号。
所述的应用于FLASH的无感扩容方法，其中，当接收到的数据信息为Chip Erase命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S41：接收发送至封装片内部的写Chip Erase命令；
S42：得出封装片内的全部芯片均为需要进行Chip Erase命令的芯片，并驱使封装片内的全部芯片均输出有效控制信号进行Chip Erase 操作。
一种采用如上述任一所述的应用于FLASH的无感扩容方法的系统，其中，在封装片内的每个芯片内部均设置一个所述系统，系统包括：
接收发送至封装片内部的数据信息的信息接收模块；
对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号的判断模块；
对地址信息进行累加的累加器。
所述的系统，其中，还包括用于控制封装片内的芯片顺序执行Chip Erase命令的信息传递电路；所述信息传递电路包括开漏PAD、计数器和操作控制模块，封装片内所有芯片的开漏PAD均连接在一起，开漏PAD和计数器连接，开漏PAD和操作控制模块连接，操作控制模块和计数器连接，计数器和判断模块连接，判断模块和操作控制模块连接。
一种存储介质，其中，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述任一项所述的方法。
一种终端，其中，包括处理器和存储器，所述存储器中存储有计算机程序，所述处理器通过调用所述存储器中存储的所述计算机程序，用于执行上述任一项所述的方法。
本发明的有益效果：本发明通过提供一种用于FLASH的无感扩容方法、系统、存储介质和终端，通过设置信息接收模块、判断模块、开漏PAD、计数器和操作控制模块实现了无感的扩容效果，可以减少叠封封装片的片选PAD，从而减少封装尺寸；整个无感扩容系统中，只有一个片选信号，从封装片外部上看和一颗大容量芯片无任何查差别，从Flash的功能上，也没有增加特殊的区分指令，和一颗扩容后的芯片所用的指令也完全相同。
附图说明
图1是本发明中应用于FLASH的无感扩容方法的步骤流程图。
图2是本发明中系统的连接示意图。
图3是本发明中信息接收模块、判断模块、累加器的其中一种实施例的电路图。
图4是本发明中判断模块的其中一种实施例的电路图。
图5是本发明中信息传递电路的其中一种实施例的电路图。
图6是本发明中终端的示意图。
具体实施方式
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
如图1所示，一种应用于FLASH的无感扩容方法，具体包括以下步骤：
S01：接收发送至封装片内部的数据信息；
S02：对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
在某些具体实施例中，当接收到的数据信息包括指令和地址信息时，所述应用于FLASH的无感扩容方法包括以下步骤：
S11：接收发送至封装片内部的指令和地址信息；
S12：根据地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
进一步地，当命令信息为读操作时，所述S12包括以下步骤：
s121：根据地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号；
s122：判断是否处于连续读输出阶段，是则跳转至s123，否则跳转至s122；
s123：对地址信息进行累加，根据累加后的地址信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
某些具体实施例中，当接收到的数据信息为读状态寄存器命令（状态寄存器无地址信息）时，所述应用于FLASH的无感扩容方法包括以下步骤：
S21：接收发送至封装片内部的读状态寄存器命令；
S22：判断封装片内的芯片是否为当前或上一次执行编程或者擦除操作的芯片，是则该芯片对应的状态寄存器为需要进行读操作的状态寄存器，并驱使该状态寄存器输出有效控制信号，否则该芯片对应的状态寄存器不是需要进行读操作的状态寄存器。
某些具体实施例中，当接收到的数据信息为写状态寄存器命令（状态寄存器无地址信息）时，所述应用于FLASH的无感扩容方法包括以下步骤：
S31：接收发送至封装片内部的写状态寄存器命令；
S32：得出封装片内的全部芯片对应的状态寄存器均为需要进行写操作的状态寄存器，并驱使封装片内的全部芯片对应的状态寄存器均输出有效控制信号。
某些具体实施例中，当接收到的数据信息为Chip Erase（芯片擦除）命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S41：接收发送至封装片内部的写Chip Erase命令；
S42：得出封装片内的全部芯片均为需要进行Chip Erase命令的芯片，并驱使封装片内的全部芯片均输出有效控制信号进行Chip Erase 操作。
某些具体实施例中，如果封装片内部所有芯片同时进行ChipErase会导致电流过载，操作失败，为了解决这一技术问题，所述S42包括以下过程：得出封装片内的全部芯片均为需要进行Chip Erase命令的芯片，驱使封装片内的全部芯片均输出有效控制信号，并使封装片内的芯片顺序执行Chip Erase命令。
如图2所示，一种采用如上述所述的应用于FLASH的无感扩容方法的系统，该系统安装在封装片内的每个芯片内部，与芯片一一对应（即在每个芯片内均安装有一个系统），包括：
接收发送至封装片内部的数据信息的信息接收模块A1；
对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号的判断模块A2。
本技术方案通过在每个芯片内部设置一个信息接收模块A1和判断模块A2，通过判断模块A2根据数据信息判断对应的芯片是否为需要进行有效访问的芯片，若对应的芯片为需要进行有效访问的芯片则驱使该芯片输出有效控制信号，以执行相关的操作指令。
某些具体实施例中，所述系统还包括对地址信息进行累加的累加器A3。
当主机发送一个随机地址进行连续读的指令至封装片内部时，可能会出现跨芯片；此场景下，首先根据输入地址来识别起始芯片和起始地址，当连续读到另外一个芯片时，可以自动切换到另外一个芯片工作，同时当前芯片自动关闭；每块芯片内部都有接收地址信息的信息接收模块A1，一方面通过判断模块A2检测输入地址是否为本芯片的地址范围，另一方面通过累加器A3对不断输入的地址进行累加，通过判断模块A2检测累加后的地址是否输出本芯片的地址范围。
某些具体实施例中，所述系统还包括用于控制封装片内的芯片顺序执行ChipErase命令的信息传递电路A4。
进行Chip Erase操作时，封装片内的芯片进行顺序执行的方式，执行完第一块芯片，接着执行第二块，通过信息传递电路A4，告知第二块芯片第一块已经完成，第二块芯片通过信息传递电路A4告知第三块芯片已经完成......如此循环，直到封装片内的所有芯片均执行完Chip Erase操作。
某些具体实施例中，所述信息传递电路A4包括开漏PAD A4-1、计数器A4-2和操作控制模块A4-3，封装片内所有芯片内的开漏PAD A4-1均连接在一起，开漏PAD A4-1和计数器A4-2连接，开漏PAD A4-1和操作控制模块A4-3连接，操作控制模块A4-3和计数器A4-2连接，计数器A4-2和判断模块A2连接，判断模块A2和操作控制模块A4-3连接。
开漏PAD A4-1存在上拉，一般默认为高电平。当操作控制模块A4-3识别到与其连接的开漏PAD A4-1变换成0（被下拉）后，表示当前有其他芯片在进行ChipErase操作，需要等待；当操作控制模块A4-3识别到与其连接的开漏PAD A4-3变成1（被上拉）后且等待特定时间后如果开漏PAD A4-3还没有被拉成0（被下拉），那么表示芯片可以进行Chip Erase操作。
在信息传递时，不同编号的芯片都可以通过内部的操作控制模块A4-3识别与其连接的开漏PAD A4-1从0变成1或从0变成1；且通过设置不同编号的芯片的开漏PAD A4-1被上拉成1后需要等待的时间不同，由此来确定下一个进行ChipErase的芯片编号：如封装片内有4个叠封的芯片，分别编号为01,02,03和04,01芯片在被上拉成1后需要等待的时间为0us，02芯片在被上拉成1后需要等待的时间为4us，03芯片在被上拉成1后需要等待的时间为8us，04芯片在被上拉成1后需要等待的时间为12us；当封装片内各个芯片对应的系统接收到Chip Erase操作后，01芯片马上执行Chip Erase操作，此时其他所有芯片的开漏PADA4-1变换成0，操作控制模块A4-3实时检测与其连接的开漏PAD A4-1的电平；当01芯片完成Chip Erase操作后，02至04号芯片的操作控制模块A4-3检测到与其连接的开漏PAD A4-1变成1，这时计数器A4-2开始计数，当计数器A4-2计数到4us后，02芯片的开漏PAD A4-1还是为1，则02芯片开始进行Chip Erase操作，其他芯片的开漏PAD A4-1变成0，直到02芯片完成Chip Erase操作......如此循环，直至封装片内的所有芯片均顺序执行完Chip Erase操作。
根据上述所述的一种应用于FLASH的无感扩容方法及系统，现通过以下实施例加以说明：
如图2所示，为一种采用如上述所述的应用于FLASH的无感扩容方法的系统的模块连接图，包括信息接收模块A1、判断模块A2、累加器A3和信息传递电路A4，其中信息传递电路A4包括开漏PAD A4-1、计数器A4-2和操作控制模块A4-3。
信息接收模块A1接收外部输入的数据信息，如果输入的数据信息有地址信息那么会得到初始地址，当初始地址经过判断模块A2断是否为本芯片的有效范围地址，如果是本芯片所在有效范围地址，那么输出有效控制信号，可以进行读、编程或者擦除动作。当初始地址不是本芯片的有效范围地址，如果是读操作，会把地址信息送入累加器A3进行累加，当累加后的地址进入本芯片的有效范围地址，那么可以进行有效控制，输出信息到PAD。
其中，所述信息接收模块A1、判断模块A2、累加器A3是通用的模块，图3为信息接收模块A1、判断模块A2、累加器A3的其中一种实施例的电路图，信息接收模块A1和累加器301（即累加器A3）均与选择器302连接，当初始地址输入阶段选择器302选择输入信息接收模块A1中的初始地址，当在封装片内的芯片在进行读操作数据输出阶段时，选择器302选择输入累加器301中被累加后的地址；当判断模块303（判断模块A2）判断选择器302中的地址范围同时满足大于本芯片的地址范围最小值且小于本芯片的地址范围最大值时，经过与门305后，本芯片可以输出有效使能控制信号，控制芯片内部Memory（存储器）经过接通开关306将数据读出到外部IO；如果地址范围不属于该芯片内部地址，那么在数据输出阶段会对内部地址去累加后，实时判断地址范围；当原来不属于该芯片地址范围，但检测到累加后的地址属于本芯片的地址范围后可以紧接着上个芯片进行输出，达到读不中断的目的。
当外部的输入命令解析成读状态寄存器时，由于该命令无地址信息，判断模块A2根据芯片内部的状态（因为如果当芯片正处于被编程或者被擦除，此时芯片处于被激活的状态，而如果当前没有芯片正在执行被编程或者擦除指令，那上一个执行被编程或者擦除指令的芯片会处于激活状态）得到当前或者上一次被编程或者擦除芯片的编号，将与此编号对应的状态寄存器的信息输出到主机即可。
当外部的输入命令解析成写状态寄存器时，由于此命令无地址信息，但此命令无需输出信息到主机，此情况下判断模块A2输出有效控制，进行写状态寄存器操作，达到对封装片内所有芯片进行写状态寄存器操作。
判断模块A2在读状态寄存器指令时，会保存上次或者正在编程和擦除的芯片状态，会读出正在编程和擦除芯片的状态信息（状态信息包括保护位信息、写保护信息和Busy信息等）。其中，判断模块A2包括保存电路和选择电路，如图4所示。当进行编程命令和擦除命令经过或门401后，在与地址选择有效信号通过与门402相与，当与门402结果输出为1，那么通过选择器403选择1’b1信号，使得寄存器407变成1；当或门401的输出和经过反向门404处理后的地址选择有效信号通过与门405，表示当进行编程命令或者擦除命令时地址范围为无效地址范围，也就是其他芯片范围，那么经过选择器406选择1’b0，产生清零信号，对寄存器407进行清除使得输出为0，寄存器404的输出经过读状态寄存器命令相与408后，产生控制读状态寄存器的输出信号，从而只有在上次或者正在编程和擦除而且地址选择的前提下，才会使得输出控制有效，实现读状态寄存器的命令。
当命令解析模块解析为芯片擦除命令时，由于此命令无地址信息，由于封装片内部所有芯片同时进行ChipErase会导致电流过载，操作失败。本技术方案提出，进行ChipErase时，进行顺序执行的方法，执行完第一块芯片，接着执行第二块，通过信息传递电路A4，告知第二块芯片第一块已经完成，信息传递电路A4包括开漏PAD A4-1、计数器A4-2和操作控制模块A4-3。每个芯片内部都设有一个信息传递电路A4，内部自带上拉，默认为高电平，当进行Chip Erase时，会触发开漏PAD A4-1变换成0后，当其他芯片检测到其开漏PADA4-1被拉低一段时间后，表示有其他芯片在进行Chip Erase操作，当开漏PAD A4-1从0变成1后，表示当前芯片Chip Erase已经结束；等待特定时间后如果还没有被拉成0，那么可以进行Chip Erase操作。每个芯片都可以识别到其开漏PAD A4-1从0变成1或从1变成0，而且不同编号的芯片等待的时间不同，本实例中采用间隔10us，如果在等待的时间内开漏PAD一直保持1，那么会使本芯片的Chip Erase操作。具体的信息传递电路A4如图5所示，开漏PADA4-1的输入经过缓冲器201一个Buf（缓冲）后，经过寄存器202和寄存器203进行打两拍同步，解决由于跨时钟域的亚稳态问题；寄存器204和逻辑电路205组成毛刺滤波电路，当寄存器203输出持续两个1或者两个0的时候，才能通过寄存器206，那么持续时间小于两个1或者两个0的信号会被滤除；寄存器206的输出是经过滤波后的PAD信号，再经过寄存器207，和寄存器207的输出取反相通过与门208得到一个从0跳到1脉冲信号，来表示外部输入PAD从0变成1的一个时刻点，采用此时刻点来触发计数器A4-2开始计数，处于不同编号的芯片计数终点数值不同，本实例中1号芯片设置的计数器A4-2的终点值为10us，2号信号计数值设置为20us，3号芯片设置的计数器的终点值为30us，以此类推；当计数器A4-2达到该芯片的设定计数值后，比较器210输出启动Chip Erase操作控制信号，同时控制mos管211对开漏PADA4-1进行拉低，告知其他芯片有芯片进行Chip Erase 需要等待，达到同步信息的目的。
本发明还提供了一种存储介质，该存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行上述任一项所述的方法，以实现以下功能：接收发送至封装片内部的数据信息；对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
请参照图6，本发明实施例还提供一种终端，如示6所示，终端B300包括处理器B301和存储器B302。其中，处理器B301与存储器B302电性连接。处理器B301是终端B300的控制中心，利用各种接口和线路连接整个终端的各个部分，通过运行或调用存储在存储器B302内的计算机程序，以及调用存储在存储器B302内的数据，执行终端的各种功能和处理数据，从而对终端B300进行整体监控。
在本实施例中，终端B300中的处理器B301会按照如下的步骤，将一个或一个以上的计算机程序的进程对应的指令加载到存储器B302中，并由处理器B301来运行存储在存储器B302中的计算机程序，从而实现各种功能：接收发送至封装片内部的数据信息；对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号。
存储器B302可用于存储计算机程序和数据。存储器B302存储的计算机程序中包含有可在处理器中执行的指令。计算机程序可以组成各种功能模块。处理器B301通过调用存储在存储器B302的计算机程序，从而执行各种功能应用以及数据处理。
在本说明书的描述中，参考术语“一个实施方式”、“某些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合所述实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

Claims (4)

1.一种应用于FLASH的无感扩容方法，其特征在于，具体包括以下步骤：
S01：接收发送至封装片内部的数据信息；所述数据信息仅有指令；
所述仅有指令的数据信息为读状态寄存器命令、写状态寄存器命令或芯片擦除命令；
S02：对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片；
当接收到的数据信息为读状态寄存器命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S21：接收发送至封装片内部的读状态寄存器命令；
S22：判断封装片内的芯片是否为当前或上一次执行编程或者擦除操作的芯片，是则该芯片对应的状态寄存器为需要进行读操作的状态寄存器，并驱使该状态寄存器输出有效控制信号，否则该芯片对应的状态寄存器不是需要进行读操作的状态寄存器；
当接收到的数据信息为写状态寄存器命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S31：接收发送至封装片内部的写状态寄存器命令；
S32：得出封装片内的全部芯片对应的状态寄存器均为需要进行写操作的状态寄存器，并驱使封装片内的全部芯片对应的状态寄存器均输出有效控制信号；
当接收到的数据信息为芯片擦除命令时，所述应用于FLASH的无感扩容方法包括以下步骤：
S41：接收发送至封装片内部的芯片擦除命令；
S42：得出封装片内的全部芯片均为需要进行芯片擦除命令的芯片，并驱使封装片内的全部芯片均输出有效控制信号进行芯片擦除操作。
2.一种采用如权利要求1所述的应用于FLASH的无感扩容方法的系统，其特征在于，在封装片内的每个芯片内部均设置一个所述系统，系统包括：
接收发送至封装片内部的数据信息的信息接收模块（A1）；
所述数据信息仅有指令；
所述仅有指令的数据信息为读状态寄存器命令、写状态寄存器命令或芯片擦除命令；
对数据信息进行解析判断，根据解析后的数据信息得出封装片内需要进行有效访问的芯片，并驱使需要进行有效访问的芯片输出有效控制信号的判断模块（A2）；
对地址信息进行累加的累加器（A3）；
还包括用于控制封装片内的芯片顺序执行芯片擦除命令的信息传递电路（A4）；所述信息传递电路（A4）包括开漏PAD （A4-1）、计数器（A4-2）和操作控制模块（A4-3），封装片内所有芯片内的开漏PAD （A4-1）均连接在一起，开漏PAD （A4-1）和计数器（A4-2）连接，开漏PAD（A4-1）和操作控制模块（A4-3）连接，操作控制模块（A4-3）和计数器（A4-2）连接，计数器（A4-2）和判断模块（A2）连接，判断模块（A2）和操作控制模块（A4-3）连接；
当接收到的数据信息为读状态寄存器命令时，所述判断模块（A2）判断封装片内的芯片是否为当前或上一次执行编程或者擦除操作的芯片，是则该芯片对应的状态寄存器为需要进行读操作的状态寄存器，并驱使该状态寄存器输出有效控制信号，否则该芯片对应的状态寄存器不是需要进行读操作的状态寄存器；
当接收到的数据信息为写状态寄存器命令时，得出封装片内的全部芯片对应的状态寄存器均为需要进行写操作的状态寄存器，并驱使封装片内的全部芯片对应的状态寄存器均输出有效控制信号；
当接收到的数据信息为芯片擦除命令时，得出封装片内的全部芯片均为需要进行芯片擦除命令的芯片，已擦除的芯片依次通过所述信息传递电路（A4）告知未擦除的芯片，封装片内的芯片进行顺序执行擦除操作，直到封装片内的所有芯片均执行完芯片擦除操作。
3.一种存储介质，其特征在于，所述存储介质中存储有计算机程序，当所述计算机程序在计算机上运行时，使得所述计算机执行权利要求1所述的方法。
4.一种终端，其特征在于，包括处理器（B301）和存储器（B302），所述存储器（B302）中存储有计算机程序，所述处理器（B301）通过调用所述存储器（B302）中存储的所述计算机程序，用于执行权利要求1所述的方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115938439B (zh) * 2023-01-06 2023-05-09 芯天下技术股份有限公司 无感扩容的Nor Flash、感知电路及电子设备
CN115831198B (zh) * 2023-01-06 2023-05-02 芯天下技术股份有限公司 片选使能控制装置、读取装置、擦写装置及快闪存储器
CN117851402A (zh) * 2023-12-13 2024-04-09 天翼云科技有限公司 一种基于复写的Shard无感扩容实现方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744062A (zh) * 2004-08-31 2006-03-08 深圳市朗科科技有限公司 可扩容闪存盘
CN102591590A (zh) * 2010-12-03 2012-07-18 三星电子株式会社 多芯片存储器件和控制该存储器件的方法
CN105204773A (zh) * 2014-06-06 2015-12-30 北京兆易创新科技股份有限公司 一种叠封串行芯片的读取方法
CN110021318A (zh) * 2018-01-09 2019-07-16 华邦电子股份有限公司 半导体存储装置
CN110942793A (zh) * 2019-10-23 2020-03-31 北京新忆科技有限公司 存储器

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245590B2 (en) * 2014-02-28 2016-01-26 Winbond Electronics Corporation Stacked die flash memory device with serial peripheral interface
CN107783909B (zh) * 2016-08-24 2021-09-14 华为技术有限公司 一种内存地址总线扩展方法及装置
CN109445698B (zh) * 2018-10-22 2022-04-05 深圳市硅格半导体有限公司 查询多片flash状态的方法、装置及计算机可读存储介质

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1744062A (zh) * 2004-08-31 2006-03-08 深圳市朗科科技有限公司 可扩容闪存盘
CN102591590A (zh) * 2010-12-03 2012-07-18 三星电子株式会社 多芯片存储器件和控制该存储器件的方法
CN105204773A (zh) * 2014-06-06 2015-12-30 北京兆易创新科技股份有限公司 一种叠封串行芯片的读取方法
CN110021318A (zh) * 2018-01-09 2019-07-16 华邦电子股份有限公司 半导体存储装置
CN110942793A (zh) * 2019-10-23 2020-03-31 北京新忆科技有限公司 存储器

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