CN111446286B - 半导体结构及其形成方法 - Google Patents
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- CN111446286B CN111446286B CN201910039185.XA CN201910039185A CN111446286B CN 111446286 B CN111446286 B CN 111446286B CN 201910039185 A CN201910039185 A CN 201910039185A CN 111446286 B CN111446286 B CN 111446286B
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- 238000000034 method Methods 0.000 title claims abstract description 74
- 239000004065 semiconductor Substances 0.000 title claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 112
- 239000000758 substrate Substances 0.000 claims abstract description 44
- 239000002131 composite material Substances 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims description 94
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 30
- 229910052710 silicon Inorganic materials 0.000 claims description 30
- 239000010703 silicon Substances 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 15
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 8
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 6
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 239000006117 anti-reflective coating Substances 0.000 claims description 3
- 230000003071 parasitic effect Effects 0.000 description 13
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 230000009286 beneficial effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 3
- -1 phosphorus ions Chemical class 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000000231 atomic layer deposition Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0642—Isolation within the component, i.e. internal isolation
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Computer Hardware Design (AREA)
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Abstract
一种半导体结构及其形成方法，其中形成方法包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述顶部区包括沿基底表面法线方向堆叠的若干层复合鳍部层；形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖鳍部结构的部分顶部表面以及侧壁表面；在所述伪栅极结构两侧的鳍部结构的底部区内形成源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；形成所述隔离层后，在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面。所述方法形成的半导体结构的性能较好。
Description
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着集成电路制造技术的快速发展，促使集成电路中的半导体器件的尺寸不断地缩小，使整个集成电路的运作速度将因此而能有效地提升。但是当元件的尺寸再进一步缩小，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，短沟道效应(short channeleffect，简称SCE)日趋严重。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，其栅极对沟道具有很好的控制能力，在小尺寸领域被广泛使用。
具有全包围栅极结构(gate-all-around，简称GAA)的半导体器件由于在器件性能及能有效控制短沟道效应的特殊性能，正是半导体业界所追求的。
然而，现有技术形成的全包围栅极器件存在寄生电容，容易发生漏电流，性能仍较差，有待进一步提高。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述技术问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述顶部区包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层和第二鳍部层的材料不同；形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖鳍部结构的部分顶部表面以及侧壁表面；在所述伪栅极结构两侧的鳍部结构的底部区内形成源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；形成所述隔离层后，在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面。
可选的，所述隔离层的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
可选的，所述隔离层高于或齐平于鳍部结构的顶部区内最底层的第一鳍部层的顶部表面。
可选的，所述隔离层低于或齐平于鳍部结构的顶部区内最底层的第二鳍部层的顶部表面。
可选的，所述隔离层沿基底表面法线方向上的厚度为：4纳米～200纳米。
可选的，所述隔离层的形成方法包括：在所述鳍部结构的底部区顶部表面、伪栅极结构顶部表面和侧壁表面、以及鳍部结构的顶部区的侧壁表面形成隔离材料膜；形成所述隔离材料膜后，在隔离材料膜表面形成牺牲层，所述牺牲层填充满源漏开口，且牺牲层顶部表面与隔离材料膜顶部表面齐平；刻蚀所述隔离材料膜和覆盖在隔离材料膜表面的牺牲层，直至暴露出位于鳍部结构的底部区表面的隔离材料膜，形成所述隔离层；在形成所述隔离层之后，去除所述牺牲层。
可选的，所述牺牲层为底部抗反射涂层。
可选的，所述鳍部结构顶部具有鳍部保护层。
可选的，所述隔离层暴露出至少一层顶部区内的第一鳍部层侧壁；形成所述隔离层后，形成源漏掺杂层前，还包括：去除暴露出侧壁的部分第一鳍部层，在相邻第二鳍部层之间形成第一开口。
可选的，还包括：形成源漏掺杂层前，在所述第一开口内形成绝缘层，所述绝缘层的侧壁与伪栅结构的侧壁齐平。
可选的，所述绝缘层的材料包括氮化硅或者氮氧化硅。
可选的，所述绝缘层沿鳍部结构的延伸方向上的尺寸为：2纳米～5纳米。
可选的，还包括：在所述隔离层的顶部表面、源漏掺杂层的侧壁和顶部表面、以及伪栅极结构的侧壁和顶部表面形成介质层，所述介质层顶部暴露出伪栅极结构的顶部表面；去除所述伪栅极结构，在所述介质层内形成伪栅开口；形成所述伪栅开口之后，去除第一鳍部层，在相邻第二鳍部层之间形成第二开口；去除第一鳍部层之后，形成环绕第二鳍部层的栅极结构。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述顶部区包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层和第二鳍部层的材料不同；横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖鳍部结构的顶部表面以及部分侧壁表面；位于所述伪栅极结构两侧的鳍部结构的底部区内的源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；位于所述源漏开口内的隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；位于所述源漏开口内的源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面。
可选的，所述隔离层的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
可选的，所述隔离层高于或齐平于鳍部结构的顶部区内最底层的第一鳍部层的顶部表面。
可选的，所述隔离层低于或齐平于鳍部结构的顶部区内最底层的第二鳍部层的顶部表面。
可选的，所述隔离层沿基底表面法线方向上的厚度为：4纳米～200纳米。
可选的，还包括：位于相邻第二鳍部层之间的第一开口；位于所述第一开口内的绝缘层，所述绝缘层的侧壁与伪栅极结构的侧壁齐平。
可选的，所述绝缘层沿鳍部结构的延伸方向上的尺寸为:2纳米～5纳米。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案提供的半导体结构的形成方法中，通过在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；形成所述隔离层后，在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面，从而形成的隔离层位于源漏掺杂层和鳍部结构的底部区之间。所述隔离层将源漏掺杂层和鳍部结构的底部区隔离，从而避免后续形成的栅极结构、源漏掺杂层以及鳍部结构的底部区形成寄生器件，能够有效避免鳍部结构的底部区内产生寄生电流，进而使形成的半导体结构性能较好。
进一步，形成所述隔离层后，形成源漏掺杂层前，还包括：去除暴露出侧壁的部分第一鳍部层，在相邻第二鳍部层之间形成第一开口；在所述第一开口内形成绝缘层，所述绝缘层的侧壁与伪栅极结构的侧壁齐平。由于第一鳍部层后续被去除用于形成栅极结构，所述绝缘层沿鳍部结构延伸方向上的尺寸较大，则所述绝缘层能够增大后续形成的栅极结构和源漏掺杂层之间的距离，从而有利于降低栅极结构和源漏掺杂层之间的寄生电容，从而提高了半导体器件的性能。
附图说明
图1是一种全包围栅极器件的结构示意图；
图2至图12是本发明一实施例中半导体结构形成过程的各步骤的结构示意图。
具体实施方式
正如背景技术所述，现有全包围栅极器件的半导体结构的性能较差。
一种全包围栅极结构，参考图1，包括：基底100，所述基底100上具有鳍部结构(图中未示出)，所述鳍部结构包括底部区A和位于底部区A上的顶部区B，所述顶部区B包括沿基底100表面法线方向重叠的若干层复合鳍部层110，各复合鳍部层110包括第一鳍部层111以及位于第一鳍部层111表面的第二鳍部层112，所述第一鳍部层111和第二鳍部层112的材料不同；横跨鳍部结构的伪栅极结构120，所述伪栅极结构120覆盖鳍部结构的部分顶部表面以及部分侧壁表面；位于伪栅极结构120两侧的鳍部结构的顶部区B内的源漏开口(图中未示出)，位于所述源漏开口内的源漏掺杂层130。
上述全包围栅极器件中，所述伪栅极结构120覆盖鳍部结构的部分顶部表面以及部分侧壁表面，后续去除伪栅极结构120、以及去除伪栅极结构120后暴露出的各层第一鳍部层111，形成栅极结构。包围各层第二鳍部层112，替代第一鳍部层111的部分结构的栅极结构与鳍部结构的底部区A、以及源漏掺杂层130形成寄生器件，进而所述鳍部结构的底部区A内产生寄生电流，因此所述全包围栅极结构的性能较差。
为解决所述技术问题，本发明提供了一种半导体结构的形成方法，包括：在所述伪栅极结构两侧的鳍部结构的底部区内形成源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的侧壁；形成所述隔离层后，在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面。所述方法形成的半导体结构的性能较好。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图12是本发明实施例的半导体结构的形成方法的各步骤的结构示意图。
请参考图2，提供初始基底200；在所述初始基底200表面形成多层堆叠的鳍部材料单元(图中未示出)，各鳍部材料单元均包括第一鳍部材料层201以及位于第一鳍部材料层201表面的第二鳍部材料层202，所述第二鳍部材料层202与第一鳍部材料层201的材料不同。
在本实施例中，所述初始基底200的材料为硅。硅的成本较低，有利于降低半导体器件的制造成本。
在其他实施例中，所述初始基底的材料包括锗或者硅锗。
部分初始基底200用于后续形成基底，部分初始基底200与第一鳍部材料层201和第二鳍部材料层202用于后续形成鳍部结构。其中，部分初始基底200用于后续形成鳍部结构的底部区，第一鳍部材料层201用于形成顶部区复合鳍部层中的第一鳍部层，所述第二鳍部材料层202用于形成顶部区复合鳍部层中的第二鳍部层。
所述第一鳍部材料层201与第二鳍部材料层202交替堆叠的意义在于：由于第一鳍部材料层201和第二鳍部材料层202的材料不同，所述第一鳍部材料层201用于后续形成第一鳍部层，所述第二鳍部材料层202用于后续形成第二鳍部层，则后续去除第一鳍部层，有利于形成悬空的第二鳍部层，进而有利于形成环绕第二鳍部的栅极结构。
所述第一鳍部材料层201和第二鳍部材料层202的材料不同，则第一鳍部材料层201和第二鳍部材料层202具有不同的刻蚀选择比，则后续去除部分第一鳍部层时，对第二鳍部层的损伤较少。
在本实施例中，所述初始基底200和第二鳍部材料层202的材料为硅，所述第一鳍部材料层202的材料为硅锗。
在其他实施例中，所述第一鳍部材料层的材料包括：碳化硅，所述第二鳍部材料层的材料包括：Ⅲ-Ⅴ族元素、InGaAS或者锗。
所述鳍部材料单元顶部表面具有鳍部保护层(图中未示出)。
所述鳍部保护层用于后续刻蚀形成鳍部结构时，保护鳍部结构顶部，避免受到刻蚀工艺的影响，从而提高半导体结构的性能。
请参考图3和图4，图4是图3沿切割线C-C1的截面图，图3是图4沿切割线D-D1的截面图，图形化所述初始基底200、第一鳍部材料层201和第二鳍部材料层202，形成基底203和位于基底203表面的鳍部结构(图中未示出)。
需要说明的是，图3与图2的剖面方向一致。
在本实施例中，所述鳍部结构包括底部区A和位于底部区A上的顶部区B，所述鳍部结构顶部区B包括沿基底203表面法线方向堆叠的若干层复合鳍部层210，所述复合鳍部层210均包括第一鳍部层211以及位于第一鳍部层211表面的第二鳍部层212。
所述基底203和鳍部结构的形成方法包括：在多层堆叠的鳍部材料单元顶部形成第一掩膜层(图中未示出)，所述第一掩膜层暴露出部分多层堆叠的鳍部材料单元的顶部表面；以所述第一掩膜层为掩膜，刻蚀所述鳍部材料单元和部分基底200，形成基底203和位于基底203表面的鳍部结构。
所述第一掩膜层的材料包括氮化硅或者氮化钛。所述第一掩膜层用于作为形成基底203和鳍部结构的掩膜。
以所述第一掩膜层为掩膜，刻蚀所述鳍部材料单元和部分基底200的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
各复合鳍部层210均包括由第一鳍部材料层201形成的第一鳍部层211、以及由第二鳍部材料层202形成的第二鳍部层212，因此，所述第一鳍部层211与第二鳍部层212的材料不同，则后续去除第一鳍部层211的过程中，对第二鳍部层212的损伤较小，有利于提高半导体器件的性能。
所述基底203表面还具有隔离结构220，所述隔离结构220顶部低于鳍部结构顶部，且所述隔离结构220覆盖全部或者部分鳍部结构的底部区A的侧壁。
所述隔离结构220的材料包括氧化硅或者氮氧化硅。
所述隔离结构220用于实现半导体器件之间的电隔离。
请参考图5，形成横跨所述鳍部结构的伪栅极结构230。
所述伪栅极结构230包括覆盖鳍部结构的顶部区B部分顶部和侧壁表面的伪栅介质层231和位于伪栅介质层231表面的伪栅极层232、以及位于伪栅介质层231和伪栅极层232侧壁的侧墙结构233。
所述伪栅介质层231的材料包括氧化硅，所述伪栅极层232的材料包括硅。
所述侧墙结构233包括位于伪栅介质层231和伪栅极层232侧壁的第一侧墙(图中未示出)以及位于第一侧墙侧壁的第二侧墙(图中未示出)。所述第一侧墙的材料包括氮化硅或者氮氧化硅，所述第二侧墙的材料包括氮化硅或者氮氧化硅。
所述侧墙结构233用于定义后续源漏开口的位置。
请参考图6，以所述伪栅极结构230为掩膜，在所述伪栅极结构230两侧的鳍部结构的顶部区B内形成源漏开口240。
所述源漏开口240的形成工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
由于所述源漏开口240位于顶部区B，因此，所述源漏开口240侧壁暴露出第一鳍部层211和第二鳍部层212，有利于后续去除部分第一鳍部层211，在相邻第二鳍部层212之间形成第一开口。
所述源漏开口240用于后续容纳源漏掺杂层。
形成所述源漏开口后，在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁，请参考图7至图9，对所述隔离层的形成方法进行说明。
请参考图7，形成所述源漏开口240后，在所述鳍部结构的底部区A顶部表面、伪栅极结构230顶部表面和侧壁表面、以及鳍部结构的顶部区B的侧壁表面形成隔离材料膜251。
所述隔离材料膜251的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
在本实施例中，所述隔离材料膜的材料为氧化硅，相应的，后续形成的隔离层的材料为氧化硅。
所述隔离材料膜251的形成工艺包括：化学气相沉积工艺或物理气相沉积工艺。
所述隔离材料膜251用于后续形成隔离层。
请参考图8，形成所述隔离材料膜251后，在隔离材料膜251表面形成牺牲层252，所述牺牲层252填充满源漏开口240，且牺牲层252顶部表面与隔离材料膜251顶部表面齐平。
在本实施例中，所述牺牲层252为底部抗反射涂层。
所述牺牲层的形成工艺包括：旋涂工艺。
通过所述旋涂工艺形成的牺牲层252表面平整，有利于后续刻蚀工艺去除牺牲层和部分隔离材料膜，形成表面较平整的隔离层。
请参考图9，去除所述隔离材料膜251和覆盖隔离材料膜251表面的牺牲层252，直至暴露出位于鳍部结构的底部区A表面的隔离材料膜251，形成所述隔离层250。
去除所述隔离材料膜251和覆盖隔离材料膜251表面的牺牲层252的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述刻蚀工艺为干法刻蚀工艺。所述干法刻蚀工艺的参数包括：采用的刻蚀气体包括：CH4和CHF3，所述CH4的流量为8标准毫升/分钟～600标准毫升/分钟，所述CHF3的流量为30标准毫升/分钟～500标准毫升/分钟，射频功率为100瓦～1300瓦，时间为5秒～500秒，直流电源为80伏～500伏，压强为10毫托～2000毫托。
通过所述刻蚀工艺形成的隔离层250的平面较平整，从而利于在后续形成的源漏掺杂层和鳍部结构的底部区A之间起到较好的隔离效果，进而能够避免产生寄生电容，提高半导体结构的性能。
所述隔离层250高于或齐平于鳍部结构的顶部区A内最底层第一鳍部层211顶部表面。
所述隔离层250低于或齐平于鳍部结构的顶部区A内最底层第二鳍部层212的顶部表面。
在本实施例中，所述隔离层250高于鳍部结构的顶部区A最底层第一鳍部层211顶部表面，且低于鳍部结构的顶部区A内最底层第二鳍部层212的顶部表面。
在其他实施例中，隔离层齐平于鳍部结构的顶部区内最底层第一鳍部层顶部表面。
在另一实施例中，所述隔离层齐平于鳍部结构的顶部区内最底层的第二鳍部层的顶部表面。
所述隔离层250将后续形成的源漏掺杂层和鳍部结构的底部区A之间隔离，从而避免后续形成的栅极结构、源漏掺杂层以及鳍部结构的底部区A形成寄生器件，能够有效避免鳍部结构的底部区A内产生寄生电流，进而使形成的半导体结构性能较好。
所述隔离层250沿基底表面法线方向上的厚度为：4纳米～200纳米。
选择所述厚度的意义在于：若所述隔离层250的厚度大于200纳米，则厚度较厚的隔离层250占用的空间较大，不仅覆盖最底层第一鳍部层211侧壁，还会覆盖最底层第二鳍部层212侧壁，进而会影响后续形成源漏掺杂层，形成的半导体结构性能仍较差；若所述隔离层的厚度小于4纳米，则较薄的隔离层250隔离源漏掺杂层和鳍部结构的底部区A的作用较小，从而无法避免后续形成的栅极结构、源漏掺杂层以及鳍部结构的底部区A形成寄生器件，鳍部结构的底部区A内仍会产生寄生电流，形成的半导体结构性能较差。
请参考图10，去除暴露出侧壁的部分第一鳍部层211，在相邻第二鳍部层212之间形成第一开口260。
去除暴露出侧壁的部分第一鳍部层211的工艺包括：干法刻蚀工艺和湿法刻蚀工艺中的一种或者两种组合。
在本实施例中，所述刻蚀工艺为湿法刻蚀工艺。所述湿法刻蚀工艺的参数包括：刻蚀剂包括稀盐酸，所述刻蚀剂的体积浓度为20％～90％，温度为25摄氏度～300摄氏度。
由于第一鳍部层211和第二鳍部层212的材料不同，因此，所述刻蚀剂对第一鳍部层211和第二鳍部层212具有不同的刻蚀选择比，且所述刻蚀剂对第一鳍部层211的去除速率远远大于对第二鳍部层212的去除速率，则形成第一开口之后，对第二鳍部层212的损伤较少。
所述第一开口260沿鳍部结构延伸方向上的尺寸为：2纳米～5纳米。
所述第一开口260选择所述尺寸的意义在于：所述第一开口260用于后续容纳绝缘层，若所述第一开口的尺寸大于5纳米，则后续形成的绝缘层占用的空间过大，从而第一鳍部层的空间较小，所述第一鳍部层所在的空间用于后续形成栅极结构。在去除所述第一鳍部层后，在相邻第二鳍部层之间形成的第二开口较大，不利于形成环绕第二鳍部层的栅极结构；若所述第一开口的尺寸小于2纳米，使得后续形成的绝缘层沿鳍部结构延伸方向上的尺寸较小，则后续源漏掺杂层距离沟道较近，不利用降低源漏掺杂层与沟道之间的寄生电容，形成的半导体结构的性能较差。
所述第一开口260用于后续容纳绝缘层。
请参考图11，在所述第一开口260(图10所示)内形成绝缘层270，所述绝缘层270的侧壁与伪栅极结构230的侧壁齐平。
所述绝缘层270的材料包括：氮化硅或者氮氧化硅。
所述绝缘层270的形成方法包括：在所述隔离层250表面、源漏开口240侧壁和底部表面、第一开口260内、以及伪栅极结构230的侧壁和顶部表面形成绝缘材料膜(图中未示出)；去除所述隔离层250表面、源漏开口240侧壁和底部表面、以及伪栅极结构230的侧壁和顶部表面的绝缘材料膜，在所述第一开口260内形成所述绝缘层270。
所述绝缘层270沿鳍部结构延伸方向上的尺寸为：2纳米～5纳米。
所述绝缘材料膜的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或者原子层沉积工艺。
由于所述第一鳍部层210后续被去除用于形成栅极结构，所述绝缘层270沿鳍部结构延伸方向上的尺寸较大，则所述绝缘层270能够增大后续形成的栅极结构和源漏掺杂层之间的距离，从而有利于降低栅极结构和源漏掺杂层之间的寄生电容，从而提高了半导体器件的性能。
请参考图12，形成所述绝缘层270之后，在所述源漏开口240(图9中所示)内形成源漏掺杂层280。
所述源漏掺杂层280的形成方法包括：在所述源漏开口240内形成外延层；在所述外延层内掺入源漏离子，形成源漏掺杂层280。
所述外延层的材料和源漏离子的导电类型与晶体管的类型相关。在本实施例中，晶体管为NMOS晶体管，外延层的材料包括碳化硅或者硅，所述源漏离子为N型离子，如：磷离子或者砷离子。在其他实施例中，晶体管为PMOS晶体管，外延层的材料包括硅锗或者硅，所述源漏离子为P型离子，如：硼离子。
所述外延层的形成工艺包括外延生长工艺。
形成所述源漏掺杂层280之后，所述形成方法还包括：在所述隔离层250的顶部表面、源漏掺杂层280的侧壁和顶部表面、以及伪栅极结构230的侧壁和顶部表面形成介质层，所述介质层顶部暴露出伪栅结构的顶部表面；去除所述伪栅极结构，在所述介质层内形成伪栅开口；形成所述伪栅开口之后，去除第一鳍部层211，在相邻第二鳍部层212之间形成第二开口；去除第一鳍部层211之后，在所述第二开口内形成环绕第二鳍部层212的栅极结构。
相应的，本发明还提供一种采用上述方法形成的半导体结构，请参考图12，包括：基底200，所述基底200上具有鳍部结构，所述鳍部结构包括底部区A和位于底部区A上的顶部区B，所述顶部区B包括沿基底200表面法线方向堆叠的若干层复合鳍部层210，所述复合鳍部层210均包括第一鳍部层211以及位于第一鳍部层211表面的第二鳍部层212，所述第一鳍部层211和第二鳍部层212的材料不同，横跨所述鳍部结构的伪栅极结构230，所述伪栅极结构230覆盖鳍部结构的顶部表面以及部分侧壁表面；位于所述伪栅极结构230两侧的鳍部结构的底部区内的源漏开口，所述源漏开口暴露出鳍部结构的底部区A顶部表面；位于源漏开口240内的隔离层250，所述隔离层250覆盖鳍部结构的顶部区的侧壁；位于源漏开口240内的源漏掺杂层280，所述源漏掺杂层280覆盖部分隔离层250表面以及鳍部结构的顶部区B侧壁表面。
以下结合附图进行详细说明。
所述隔离层250的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
所述隔离层250高于或齐平于鳍部结构的顶部区B内最底层的第一鳍部层211的顶部表面。
所述隔离层250低于或齐平于鳍部结构的顶部区B内最底层的第二鳍部层212的顶部表面。
在本实施例中，所述隔离层250高于鳍部结构的顶部区B内最底层的第一鳍部层211的顶部表面，且低于鳍部结构的顶部区B内最底层的第二鳍部层212的顶部表面。
在其他实施例中，所述隔离层齐平于顶部区内最底层的第一鳍部等的顶部表面。
在又一实施例中，所述隔离层齐平于顶部区内最底层的第一鳍部等的顶部表面。
所述隔离层250沿基底200表面法线方向上的厚度为：4纳米～200纳米。
在本实施例中，所述半导体结构还包括：位于相邻第二鳍部层212之间的第一开口260(图中未示出)；位于所述第一开口260内的绝缘层270，所述绝缘层270的侧壁与伪栅极结构230的侧壁齐平。
所述绝缘层270沿鳍部结构的延伸方向上的尺寸为：2纳米～5纳米。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述顶部区包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层和第二鳍部层的材料不同；
形成横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖鳍部结构的部分顶部表面以及侧壁表面；
在所述伪栅极结构两侧的鳍部结构的顶部区内形成源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；
在所述源漏开口内形成隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；
形成所述隔离层后，在所述源漏开口内形成源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面；所述隔离层位于所述源漏掺杂层及所述鳍部结构的底部区之间。
2.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离层的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
3.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离层高于或齐平于鳍部结构的顶部区内最底层的第一鳍部层的顶部表面。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述隔离层低于或齐平于鳍部结构的顶部区内最底层的第二鳍部层的顶部表面。
5.如权利要求1或4所述半导体结构的形成方法，其特征在于，所述隔离层沿基底表面法线方向上的厚度为：4纳米~200纳米。
6.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离层的形成方法包括：在所述鳍部结构的底部区顶部表面、伪栅极结构顶部表面和侧壁表面、以及鳍部结构的顶部区的侧壁表面形成隔离材料膜；形成所述隔离材料膜后，在隔离材料膜表面形成牺牲层，所述牺牲层填充满源漏开口，且牺牲层顶部表面与隔离材料膜顶部表面齐平；刻蚀所述隔离材料膜和覆盖在隔离材料膜表面的牺牲层，直至暴露出位于鳍部结构的底部区表面的隔离材料膜，形成所述隔离层；在形成所述隔离层之后，去除所述牺牲层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述牺牲层为底部抗反射涂层。
8.如权利要求1所述半导体结构的形成方法，其特征在于，所述鳍部结构顶部具有鳍部保护层。
9.如权利要求1所述半导体结构的形成方法，其特征在于，所述隔离层暴露出至少一层顶部区内的第一鳍部层侧壁；形成所述隔离层后，形成源漏掺杂层前，还包括：去除暴露出侧壁的部分第一鳍部层，在相邻第二鳍部层之间形成第一开口。
10.如权利要求9所述半导体结构的形成方法，其特征在于，还包括：形成源漏掺杂层前，在所述第一开口内形成绝缘层，所述绝缘层的侧壁与伪栅结构的侧壁齐平。
11.如权利要求10所述半导体结构的形成方法，其特征在于，所述绝缘层的材料包括氮化硅或者氮氧化硅。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，所述绝缘层沿鳍部结构的延伸方向上的尺寸为：2纳米~5纳米。
13.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在所述隔离层的顶部表面、源漏掺杂层的侧壁和顶部表面、以及伪栅极结构的侧壁和顶部表面形成介质层，所述介质层顶部暴露出伪栅极结构的顶部表面；去除所述伪栅极结构，在所述介质层内形成伪栅开口；形成所述伪栅开口之后，去除第一鳍部层，在相邻第二鳍部层之间形成第二开口；去除第一鳍部层之后，在所述第二开口内形成环绕第二鳍部层的栅极结构。
14.一种半导体结构，其特征在于，包括：
基底，所述基底上具有鳍部结构，所述鳍部结构包括底部区和位于底部区上的顶部区，所述顶部区包括沿基底表面法线方向堆叠的若干层复合鳍部层，各复合鳍部层均包括第一鳍部层以及位于第一鳍部层表面的第二鳍部层，所述第一鳍部层和第二鳍部层的材料不同；
横跨所述鳍部结构的伪栅极结构，所述伪栅极结构覆盖鳍部结构的部分顶部表面以及侧壁表面；
位于所述伪栅极结构两侧的鳍部结构的顶部区内的源漏开口，所述源漏开口暴露出鳍部结构的底部区顶部表面；
位于所述源漏开口内的隔离层，所述隔离层覆盖鳍部结构的顶部区的部分侧壁；
位于所述源漏开口内的源漏掺杂层，所述源漏掺杂层覆盖隔离层表面以及鳍部结构的顶部区侧壁表面；所述隔离层位于所述源漏掺杂层及所述鳍部结构的底部区之间。
15.如权利要求14所述半导体结构，其特征在于，所述隔离层的材料包括：氧化硅、氮化硅、碳氮化硅、碳化硅、氧化铝、氧化铪、氮氧化硅或碳氧化硅。
16.如权利要求14所述半导体结构，其特征在于，所述隔离层高于或齐平于鳍部结构的顶部区内最底层的第一鳍部层的顶部表面。
17.如权利要求16所述半导体结构，其特征在于，所述隔离层低于或齐平于鳍部结构的顶部区内最底层的第二鳍部层的顶部表面。
18.如权利要求14所述半导体结构，其特征在于，所述隔离层沿基底表面法线方向上的厚度为：4纳米~200纳米。
19.如权利要求14所述半导体结构，其特征在于，还包括：位于相邻第二鳍部层之间的第一开口；位于所述第一开口内的绝缘层，所述绝缘层的侧壁与伪栅极结构的侧壁齐平。
20.如权利要求19所述半导体结构，其特征在于，所述绝缘层沿鳍部结构的延伸方向上的尺寸为：2纳米~5纳米。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910039185.XA CN111446286B (zh) | 2019-01-16 | 2019-01-16 | 半导体结构及其形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN201910039185.XA CN111446286B (zh) | 2019-01-16 | 2019-01-16 | 半导体结构及其形成方法 |
Publications (2)
| Publication Number | Publication Date |
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| CN111446286A CN111446286A (zh) | 2020-07-24 |
| CN111446286B true CN111446286B (zh) | 2023-05-26 |
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ID=71650481
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201910039185.XA Active CN111446286B (zh) | 2019-01-16 | 2019-01-16 | 半导体结构及其形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN111446286B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108321202A (zh) * | 2017-01-18 | 2018-07-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN109103102A (zh) * | 2017-06-20 | 2018-12-28 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN109216454A (zh) * | 2017-07-07 | 2019-01-15 | 中芯国际集成电路制造(北京)有限公司 | 纳米线晶体管及其形成方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9647139B2 (en) * | 2015-09-04 | 2017-05-09 | International Business Machines Corporation | Atomic layer deposition sealing integration for nanosheet complementary metal oxide semiconductor with replacement spacer |
-
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|---|---|
| CN111446286A (zh) | 2020-07-24 |
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